1、课程导入：高速SerDes系统概述、CTLE在接收端的作用、低电压与鲁棒性设计挑战、课程学习路径与目标
随着数据中心、AI加速器、5G基站与汽车电子对带宽需求的爆发式增长，高速SerDes（Serializer/Deserializer，串行器/解串器）已成为芯片间、板间乃至系统间互连的核心物理层技术。从PCIe 5.0/6.0到56G/112G SerDes，信号速率持续攀升，而接收端（RX）所面临的信道损耗、串扰与反射问题愈发严峻。CTLE（Continuous Time Linear Equalizer，连续时间线性均衡器）作为接收端模拟前端的第一道“防线”，其设计质量直接决定了整个链路的误码率（BER）与系统裕量。然而，在先进工艺节点下，电源电压持续降低（如从1.0V降至0.7V），CTLE的线性度、增益动态范围与噪声性能面临前所未有的挑战。本章作为课程的开篇，将系统梳理高速SerDes的架构全景、CTLE在接收链路中的核心地位、低电压设计带来的鲁棒性难题，并明确本课程的学习路径与最终目标。
1.1 高速SerDes系统概述
核心原理：从并行到串行的必然演进
SerDes的核心思想是将多路低速并行数据转换为高速串行数据流，通过一对差分线（或光通道）传输，在接收端再恢复为并行数据。这一架构的优越性在于：大幅减少引脚数量、降低PCB布线复杂度、消除并行总线中的时钟偏斜（Skew）问题。以PCIe 5.0为例，单通道速率达32GT/s，若采用并行总线，数百根走线的时序收敛几乎不可能实现。SerDes将时钟嵌入数据流中，接收端通过CDR（Clock Data Recovery，时钟数据恢复）电路提取时钟，从而突破了并行接口的带宽瓶颈。
从系统架构看，一个完整的SerDes链路包含：发送端（TX）的并串转换、FFE（Feed-Forward Equalizer，前馈均衡器）预加重、驱动级；传输信道（PCB走线、过孔、连接器、电缆）；接收端（RX）的CTLE、VGA（可变增益放大器）、ADC（模数转换器，用于DSP架构）或直接模拟均衡、DFE（Decision Feedback Equalizer，判决反馈均衡器）、CDR以及串并转换。其中，CTLE位于RX模拟前端的最前级，直接面对来自信道的衰减信号。
判断方法：如何评估一个SerDes链路性能
评估SerDes链路性能的核心指标是误码率（BER），通常要求低于1E-12。但BER测试耗时且难以定位问题，工程中常使用以下间接指标：
- 眼图（Eye Diagram）：眼高、眼宽、抖动（Jitter）的峰峰值与RMS值。
- 浴盆曲线（Bathtub Curve）：反映BER与采样点位置的关系，用于评估时序裕量。
- 通道S参数：插入损耗（|S21|）、回波损耗（|S11|）、串扰（S41等）的频域响应。
- 均衡器抽头系数：CTLE的直流增益、峰值增益、峰值频率；DFE的抽头权重。
| 指标 | 典型值（56Gbps PAM4） | 测试工具 | 设计关注点 |
|---|---|---|---|
| 插入损耗@14GHz | -25dB ~ -35dB | VNA（矢量网络分析仪） | CTLE高频增益需求 |
| 眼高（Eye Height） | > 30mV（PAM4） | 示波器 | CTLE+VGA增益分配 |
| 抖动（RJ+DJ） | < 0.15 UI | 误码仪 | CDR带宽与CTLE群延迟 |
| CTLE峰值增益 | 6dB ~ 15dB | 片内BIST | 低电压下的增益实现 |
案例拆解：数据中心背板链路预算
某数据中心交换板卡采用56Gbps PAM4 SerDes，背板走线长度达25英寸。初始设计时，接收端仅依赖DFE进行均衡，未充分优化CTLE。实测结果显示：眼高仅18mV，BER为1E-8，远低于1E-12的规格要求。分析发现，信道在14GHz处的损耗达-30dB，而DFE的抽头数量有限（仅5个），无法补偿如此大的损耗。进一步分析频域响应，发现中频段（5-10GHz）存在一个“凹陷”，这是由过孔残桩引起的谐振。
解决方案：重新设计CTLE，将其峰值增益从6dB提升至12dB，并将峰值频率从8GHz调整至12GHz，以匹配信道损耗曲线。同时，在PCB上移除过孔残桩，将谐振频率移出信号频带。优化后，眼高提升至42mV，BER降至1E-12以下，系统裕量恢复。
1.2 CTLE在接收端的作用
核心原理：CTLE的频域补偿机制
CTLE本质上是一个具有高通特性的模拟滤波器，其传输函数可近似表示为：
H(s) = A_dc × (1 + s/ω_z) / [(1 + s/ω_p1)(1 + s/ω_p2)]其中，A_dc为直流增益，ω_z为低频零点，ω_p1和ω_p2为高频极点。零点用于提升高频增益，极点用于限制带宽并抑制高频噪声。通过合理设置零点与极点的位置，CTLE可以补偿信道的低通特性，使信号在到达判决器之前恢复足够的幅度与信噪比。
在低电压设计中，CTLE的拓扑选择至关重要。常见的拓扑包括：源极退化（Source Degeneration）结构、有源电感负载结构、跨导-电容（Gm-C）结构。其中，源极退化结构因其线性度好、噪声低而广泛使用，但其增益受限于电源电压与晶体管过驱动电压。
操作流程：CTLE设计的关键步骤
- 信道特性提取：通过VNA测量或电磁仿真获取S参数，计算插入损耗与群延迟。
- 均衡需求分析：确定奈奎斯特频率处的损耗值，设定CTLE的峰值增益目标（通常为损耗值的60%~80%）。
- 拓扑选择：根据电源电压、功耗预算与工艺节点，选择源极退化或Gm-C结构。
- 偏置设计：在低电压下，确保所有晶体管工作在饱和区，并留有足够的电压裕量。
- 带宽与增益调优：通过调整电阻、电容值，使零点/极点频率对准信道损耗拐点。
- 鲁棒性验证：进行PVT（工艺-电压-温度）角仿真，确保增益与带宽漂移在可接受范围内。
案例拆解：低电压CTLE的线性度优化
某28nm工艺的SerDes接收端，电源电压从1.0V降至0.8V。原CTLE采用经典源极退化结构，在1.0V下工作正常。降电压后，发现输入1dB压缩点从-6dBm恶化至-12dBm，导致大信号输入时产生严重非线性失真，眼图闭合。分析原因：电源电压降低后，输出共模点下降，导致输出晶体管进入线性区，跨导下降。
解决方案：将负载电阻改为PMOS有源负载，并引入共模反馈（CMFB）电路，将输出共模点稳定在电源电压的一半（0.4V）。同时，增大源极退化电阻的阻值，以提升线性度。改进后，输入1dB压缩点恢复至-7dBm，满足系统要求。
1.3 低电压与鲁棒性设计挑战
核心原理：电压降低带来的连锁效应
随着工艺节点从28nm向7nm及以下推进，核心电源电压从1.0V降至0.7V~0.8V。电压降低对CTLE设计带来以下挑战：
- 本征增益下降：晶体管输出电阻ro与过驱动电压(Vgs-Vth)相关，电压降低导致过驱动电压减小，ro下降，从而降低单级增益。
- 信号摆幅受限：输出电压摆幅受限于电源电压与晶体管饱和压降，导致SNR下降。
- 阈值电压波动：在先进工艺下，阈值电压的失配与漂移加剧，导致CTLE的直流工作点偏移。
- 电源噪声敏感：电源电压越低，同样的噪声（如10mV纹波）对信号的影响比例越大。
| 设计参数 | 1.0V 设计 | 0.7V 设计 | 影响程度 |
|---|---|---|---|
| 输出摆幅（差分） | 800mVpp | 400mVpp | SNR下降6dB |
| 晶体管过驱动电压 | 150mV | 80mV | 线性度恶化 |
| CTLE峰值增益 | 12dB | 8dB（受限） | 均衡能力不足 |
| 电源噪声容限 | 50mV | 20mV | 抖动增加 |
判断方法：鲁棒性评估的量化指标
鲁棒性设计的目标是确保CTLE在所有工艺角（SS/TT/FF）、温度范围（-40°C~125°C）及电源电压波动（±10%）下均能满足性能指标。评估方法包括：
- 蒙特卡洛仿真：统计CTLE增益、带宽、直流工作点的分布，计算标准差与失配系数。
- PVT角仿真：覆盖SS/FF/TT工艺角与高低温组合，检查增益变化是否超过±3dB。
- 电源纹波注入测试：在电源引脚注入100mV/100MHz的正弦波，测量输出抖动增量。
- 长期可靠性：评估热载流子注入（HCI）与负偏压温度不稳定性（NBTI）导致的参数漂移。
实战场景：0.7V电源下的CTLE重新设计
某5nm工艺的112G SerDes项目，初始CTLE设计在0.8V下工作，但系统要求支持0.7V低电压模式以降低功耗。在0.7V下，原CTLE的峰值增益从10dB降至4dB，无法补偿信道损耗。重新设计时，采用了以下措施：
- 采用电流复用拓扑：将NMOS与PMOS输入对堆叠，共享同一偏置电流，使等效跨导提升一倍。
- 引入负电容补偿：在输出端并联一个负电容电路，抵消负载电容的影响，将带宽从12GHz扩展至18GHz。
- 动态偏置：根据输入信号幅度自动调整偏置电流，在大信号时增加电流以提升线性度。
最终，在0.7V电源下，CTLE实现了9dB峰值增益，带宽覆盖至16GHz，功耗仅增加15%。
1.4 课程学习路径与目标
核心原理：从理论到实战的递进式学习
本课程共30章，按照“基础理论 → 电路设计 → 仿真验证 → 版图实现 → 测试量产”的逻辑展开。学员将经历从CTLE基本原理到完整低电压鲁棒性设计流程的完整训练。课程强调“实战”，每章均包含真实项目案例、仿真脚本、排障思路与设计复盘。
学习路径规划
| 阶段 | 章节范围 | 核心技能 | 输出物 |
|---|---|---|---|
| 基础篇 | 第1-5章 | SerDes架构、信道建模、均衡理论 | 信道损耗分析报告 |
| 设计篇 | 第6-15章 | CTLE拓扑、偏置电路、低电压技术 | CTLE原理图与设计文档 |
| 仿真篇 | 第16-22章 | PVT仿真、蒙特卡洛、眼图分析 | 仿真验证报告 |
| 版图篇 | 第23-26章 | 版图布局、寄生提取、后仿真 | GDS版图与后仿结果 |
| 测试篇 | 第27-30章 | ATE测试、调试方法、量产导入 | 测试方案与量产数据 |
学习目标与能力模型
完成本课程后，学员将具备以下能力：
- 独立设计：能够根据信道S参数与系统规格，独立完成低电压CTLE的拓扑选择、参数计算与电路实现。
- 鲁棒性分析：熟练运用PVT角仿真、蒙特卡洛分析等方法，定位并解决低电压下的性能漂移问题。
- 排障能力：面对实测眼图闭合、BER超标等问题，能够从CTLE、信道、电源等多维度进行系统排查。
- 工程决策：在功耗、面积、性能之间做出合理权衡，理解不同设计选择对量产良率的影响。
案例拆解：从课程知识到项目落地的转化
某学员在完成第8章（CTLE源极退化结构设计）后，回到实际项目中遇到一个棘手问题：一款25G SerDes接收端在高温（125°C）下眼图裕量不足。学员运用课程中学习的PVT角分析方法，对CTLE进行了SS工艺角+125°C的仿真，发现峰值增益下降了4dB。进一步分析发现，这是由电阻的温度系数（TC）引起的——多晶硅电阻在高温下阻值增加，导致源极退化电阻增大，降低了增益。
学员根据课程第12章（低电压补偿技术）的内容，将固定电阻改为与温度系数相反的MOSFET电阻，并增加一个简单的偏置校准电路。改进后，高温下的增益漂移从4dB降至0.8dB，眼图裕量恢复至设计目标。这一案例充分体现了课程“理论+实战”结合的价值。