3、高速SerDes对PDN的要求：高速串行链路对电源噪声的敏感度、眼图恶化、抖动与误码率的影响机制

高速SerDes（Serializer/Deserializer）作为芯片间、板间乃至系统间高速数据传输的核心接口，其信号速率已从数Gbps跨越至112Gbps甚至更高。在如此高的速率下，电源分配网络（PDN）的任何微小波动都可能被串行链路中的模拟前端、时钟恢复电路和判决电路放大，最终表现为眼图闭合、抖动增加和误码率（BER）恶化。本章将深入剖析高速串行链路对电源噪声的敏感机理，建立从PDN阻抗到链路误码性能的完整分析链路，为后续目标阻抗法的工程应用奠定理论基础。

上图展示了高速SerDes链路中电源噪声从源头到最终误码率恶化的完整传播路径。理解这一机制是进行PDN设计的前提——只有明确了噪声如何影响链路性能，才能制定合理的阻抗目标和去耦策略。下面从核心原理、判断方法、实战案例和常见误区四个维度展开。

3.1 核心原理：电源噪声如何侵入高速串行链路

高速SerDes对电源噪声的敏感度源于其内部模拟电路和高速数字电路的混合工作特性。电源噪声主要通过以下三条路径侵入信号链路：

• 发送端（TX）输出摆幅调制：TX驱动器的输出摆幅直接由电源电压决定。当电源电压波动时，输出差分电压幅度随之变化，导致接收端眼图高度（Eye Height）减小。对于PAM4调制信号，这种幅度调制效应尤为显著，因为四个电平之间的间距更小，对电压噪声的容忍度更低。
• 接收端（RX）判决电平偏移：RX中的判决电路（Slicer）参考电压通常由电源分压产生。电源噪声会直接叠加到判决阈值上，使得符号判决出现错误。尤其在高速率下，单个UI（Unit Interval）时间极短，判决窗口非常窄，微小的阈值偏移就可能导致误码。
• 时钟路径相位调制：这是最隐蔽也最致命的影响路径。SerDes中的PLL/VCO对电源噪声极其敏感，电源上的纹波会通过VCO的KVCO（压控增益）转化为相位噪声，进而产生确定性抖动（DJ）和周期性抖动（PJ）。CDR（时钟数据恢复）电路虽然能跟踪低频抖动，但对高频抖动（通常>10MHz）无能为力，这些抖动直接转化为误码。

值得注意的是，不同电源域对噪声的敏感度差异很大。通常，模拟电源（AVDD）对噪声的敏感度远高于数字电源（DVDD），因为模拟电路没有数字电路那样的噪声容限。而PLL/VCO的电源又是模拟电源中最敏感的，其噪声要求往往比普通模拟电源严格10-20dB。

ΔT_jitter ≈ (K_VCO × ΔV_noise) / (2π × f_ref)

3.2 判断方法：从电源噪声到眼图恶化的分析流程

在实际工程中，我们需要一套系统化的方法来判断电源噪声对SerDes链路的具体影响。以下是标准的分析流程：

1. 建立PDN阻抗模型：提取从芯片焊球到片上电源网络的完整PDN阻抗曲线，包括封装、PCB、去耦电容等所有环节。使用SPICE或电磁场仿真工具获得Z_PDN(f)曲线。
2. 获取芯片电流频谱：通过芯片数据手册或功耗仿真获得SerDes工作时的瞬态电流波形，并转换为频域表示I(f)。重点关注数据速率、时钟频率及其谐波处的电流分量。
3. 计算电源噪声频谱：根据V_noise(f) = Z_PDN(f) × I(f)计算各频点的噪声电压。将结果与芯片允许的电源纹波规格（通常为±3%~±5%标称电压）进行对比。
4. 映射到抖动预算：利用芯片提供的电源抑制比（PSR）或抖动传递函数，将电源噪声转换为抖动贡献。不同芯片厂商会提供不同的参数，如PSR_PS（Power Supply Rejection for Phase Spur）或Jitter Sensitivity曲线。
5. 评估眼图与BER：将计算得到的抖动和幅度噪声代入眼图预算，使用统计眼图仿真或公式估算BER。常用的方法是双狄拉克模型（Dual-Dirac Model），将总抖动分解为确定性抖动（DJ）和随机抖动（RJ），再结合噪声预算计算眼图张开度。

3.3 案例拆解：56Gbps PAM4链路电源噪声导致误码率超标

下面通过一个实际工程案例来完整展示电源噪声对SerDes链路的影响过程。

背景与约束：某数据中心交换机项目，使用56Gbps PAM4 SerDes进行芯片间通信。PCB板卡尺寸受限，电源层面积紧张，PDN设计空间有限。系统要求BER < 1E-12，且需通过-40°C到+85°C的温度循环测试。

初始现象：在实验室测试中，链路误码率测试仪（BERT）显示BER约为1E-8，远高于1E-12的规格要求。眼图测试显示眼高仅约80mV（规格要求>120mV），眼宽约0.45UI（规格要求>0.5UI）。

关键数据与参数：

• SerDes芯片：AVDD_0V9标称0.9V，允许纹波±27mV（±3%）；DVDD_0V8标称0.8V，允许纹波±40mV（±5%）
• VCO的K_VCO = 800MHz/V，PLL带宽=2MHz
• PDN仿真显示：在14MHz处存在一个阻抗尖峰，Z_PDN = 850mΩ（目标阻抗为300mΩ）
• 芯片瞬态电流在14MHz处有约30mA的纹波分量

分析判断过程：

1. 计算电源噪声：V_noise = 850mΩ × 30mA = 25.5mV，接近但未超过±27mV的规格
2. 计算VCO相位抖动：ΔT = (800MHz/V × 25.5mV) / (2π × 2MHz) ≈ 1.62ps
3. 对于56Gbps PAM4，UI = 17.8ps，但PAM4的判决窗口更窄，有效UI约为NRZ的一半，即8.9ps
4. 1.62ps的抖动占有效UI的18%，加上其他抖动源（随机抖动、串扰等），总抖动超过预算

实际操作步骤：

• 在14MHz阻抗尖峰处增加去耦电容：在PCB电源层添加4颗22µF的X7R陶瓷电容（等效串联电感ESL约0.4nH），将阻抗尖峰从850mΩ降至280mΩ
• 优化电容布局：将去耦电容靠近SerDes芯片的电源引脚放置，缩短回流路径
• 在芯片封装引脚处增加100nF高频去耦电容，抑制>100MHz的高频噪声

结果对比：

风险与代价：增加4颗22µF电容占用了约40mm²的PCB面积，在板卡空间紧张的情况下需要权衡。此外，X7R电容在直流偏压下容值会衰减（22µF在0.9V下实际约15µF），设计时需要预留余量。

复盘经验：本案例的核心教训是，即使电源噪声未超过芯片的最大规格，但通过VCO的相位调制效应，微小的噪声也可能转化为显著的抖动。在高速SerDes设计中，PDN目标阻抗的制定必须考虑抖动预算，而不仅仅是电压裕量。

3.4 常见误区与设计要点

在高速SerDes PDN设计中，工程师常陷入以下误区：