2、PDN基础概念：电源分配网络的定义、组成（VRM、去耦电容、平面、过孔、封装、芯片内PDN）及各部分作用
在高速SerDes系统中，电源分配网络（Power Distribution Network, PDN）是决定信号完整性和电磁兼容性的关键基础设施。SerDes通道的数据速率动辄达到数十Gbps，其电源噪声容忍度往往只有几十毫伏（mV）。如果PDN设计不当，电源纹波会通过芯片内部的共享衬底、电源轨耦合到高速收发器的锁相环（PLL）、时钟数据恢复（CDR）电路和输出驱动器，导致确定性抖动（DJ）恶化、眼图闭合，甚至出现误码。本章将系统性地拆解PDN的定义、物理组成以及每一部分在电源完整性（PI）中的角色，帮助学员建立从VRM到芯片内部的全链路阻抗视角。
上图展示了从板级电源模块到芯片内部金属互连的完整PDN链路。在高速SerDes设计中，PDN的阻抗特性必须从直流一直控制到基频的5~10倍频程。例如，对于28Gbps的SerDes，其电源噪声频谱可能延伸到数GHz，因此仅靠传统的VRM和体电容远远不够，必须依赖平面、封装和芯片内PDN的协同设计。下面我们将逐一剖析每个组成部分的物理本质、频率响应范围及其在目标阻抗法中的角色。
2.1 电源分配网络的定义与核心原理
电源分配网络（PDN）是指从电源源头（VRM）到芯片内部晶体管漏极/源极之间，所有用于传输和分配电能、并返回回流电流的物理路径的总和。它不仅仅是“电源线”，而是一个包含导体、介质、过孔、电容和封装互连的复杂电磁结构。PDN的核心功能有两个：一是为负载提供稳定的电压，二是为瞬态电流提供低阻抗回路。
在高速SerDes系统中，PDN的设计目标通常用目标阻抗（Target Impedance）来量化。目标阻抗的定义为：
Z_target = (VDD × Ripple%) / I_transient其中，VDD是电源电压，Ripple%是允许的电压波动百分比（通常为3%~5%），I_transient是负载瞬态电流变化量。例如，对于0.9V的电源轨，允许3%的纹波（27mV），瞬态电流变化为2A，则目标阻抗为13.5mΩ。这意味着从直流到关心的最高频率，PDN的输入阻抗必须始终低于13.5mΩ。
2.2 PDN的六大组成模块及作用
一个完整的PDN可以划分为六个关键层级，每一层都有其特定的频率响应范围和设计要点。下表总结了各组成部分的典型参数、频率范围及主要作用。
| 组成模块 | 典型器件/结构 | 有效频率范围 | 主要作用 | 关键寄生参数 |
|---|---|---|---|---|
| VRM（电压调节模块） | DC-DC转换器、LDO | DC ~ 10kHz | 提供稳定直流电压，抑制低频纹波 | 输出电感L_out（~1uH） |
| 体去耦电容 | 电解电容、钽电容、大容量MLCC | 10kHz ~ 1MHz | 储存电荷，应对中等频率瞬态电流 | 等效串联电感ESL（~2nH） |
| 高频去耦电容 | 100nF、10nF MLCC（0402/0201） | 1MHz ~ 100MHz | 抑制高频开关噪声，提供低阻抗路径 | ESL（~0.5nH） |
| 电源/地平面 | PCB层叠中的铜箔层 | 100MHz ~ 1GHz | 形成分布式电容，提供超低电感回路 | 平面间电容（~nF/in²） |
| 封装PDN | BGA焊球、引线框架、封装基板 | 0.5GHz ~ 5GHz | 连接PCB与芯片，影响高频阻抗峰值 | 焊球电感（~0.3nH） |
| 芯片内PDN | 片上金属层、TSV、片上电容 | > 5GHz | 为晶体管提供瞬态电荷，抑制片上谐振 | 金属互连电阻、片上电容密度 |
2.3 各组成部分的深入解析与设计要点
2.3.1 VRM（电压调节模块）
VRM是PDN的源头，负责将输入电源（如12V或48V）转换为芯片所需的低压大电流（如0.9V/10A）。在SerDes系统中，VRM通常采用多相Buck变换器，以降低输出纹波并提高瞬态响应速度。VRM的输出阻抗在低频段呈现容性，但在其控制环路带宽（通常为10kHz~100kHz）附近会出现电感峰。
设计要点：VRM的环路带宽决定了其能够抑制的噪声频率上限。对于SerDes应用，VRM的带宽应尽量高，但受限于开关频率（通常500kHz~2MHz）和环路稳定性。在PDN仿真中，VRM通常建模为一个理想电压源串联一个输出电感L_out和一个电阻R_out。
2.3.2 去耦电容（体电容与高频电容）
去耦电容是PDN中最灵活、最常用的调谐元件。体电容（10uF~100uF）负责提供中等频率的电荷储备，应对芯片负载的较大幅度瞬态变化。高频电容（100nF及以下）则负责抑制更高频率的噪声，通常放置在靠近芯片电源引脚的位置。
去耦电容的选型需要关注三个寄生参数：等效串联电阻（ESR）、等效串联电感（ESL）和自谐振频率（SRF）。电容在SRF以下呈容性，在SRF以上呈感性。因此，并联不同容值的电容可以扩展低阻抗频段。例如，一个100nF电容（ESL=0.5nH）的SRF约为22MHz，超过该频率后其阻抗开始上升，需要更小容值的电容（如10nF）来覆盖更高频段。
2.3.3 电源/地平面
PCB层叠中的电源平面和地平面构成了一个分布式电容，其单位面积电容值约为：
C_plane = ε₀ × εr / d其中，εr是介质相对介电常数（FR4约为4.2），d是电源层与地层之间的介质厚度。对于4mil（约100um）的FR4介质，平面电容密度约为0.3nF/in²。虽然这个值不大，但平面的优势在于其极低的电感（通常小于0.1nH），这使得平面在100MHz~1GHz频段内能提供非常低的阻抗。
平面设计的关键是保证电源层与地层之间的介质尽可能薄，且平面尽量完整，避免被信号过孔或分割槽破坏。在SerDes区域，建议使用独立的电源平面岛，并通过多个过孔与内层电源网络连接。
2.3.4 过孔
过孔是连接不同PCB层的垂直导电结构，其寄生电感是PDN高频阻抗的主要贡献者。一个标准过孔的寄生电感约为0.5nH~1nH，具体取决于过孔直径、长度和回流过孔的数量。在高速SerDes设计中，电源过孔和地过孔必须成对放置，以减小回路电感。
过孔设计要点：
- 电源过孔与地过孔的距离应尽量小（< 40mil），以降低回路电感。
- 对于大电流路径，应并联多个过孔（通常3~5个），等效电感按并联计算。
- 避免在电源平面和地平面之间形成过孔反焊盘（antipad）过大，否则会破坏平面电容。
2.3.5 封装PDN
封装PDN包括BGA焊球、封装基板走线、引线框架或硅中介层。对于高速SerDes芯片，封装PDN的寄生电感通常在0.1nH~0.5nH范围内。封装PDN的高频阻抗直接影响芯片电源引脚处的电压波动。为了降低封装PDN的阻抗，先进封装技术（如2.5D/3D封装）在基板内部集成了去耦电容（如硅电容或嵌入式电容）。
2.3.6 芯片内PDN
芯片内PDN由片上金属互连层（M1~M10等）、电源网格（Power Grid）和片上电容（On-die Capacitance）组成。片上电容包括MOS电容、MIM电容和反偏二极管电容，其总容量可达几十nF。芯片内PDN的作用是在晶体管开关瞬间提供局部电荷，抑制高频电压跌落。片上电源网格的设计需要平衡IR压降和电迁移（EM）可靠性。
2.4 案例拆解：28Gbps SerDes电源轨PDN设计
下面通过一个实际案例来说明PDN各组成部分的协同设计过程。假设某款28Gbps SerDes芯片需要0.9V电源轨，最大瞬态电流变化为2A，允许3%的纹波（27mV）。
第一步：计算目标阻抗
Z_target = 27mV / 2A = 13.5mΩ该目标阻抗需要从DC一直保持到至少5GHz（基频的5倍以上）。
第二步：频段分配与器件选型
- 低频段（DC~10kHz）：由VRM的输出电容（4×470uF电解电容）和环路控制保证，VRM带宽设计为50kHz。
- 中频段（10kHz~1MHz）：在PCB上放置8×22uF MLCC（0805封装），分布在芯片电源引脚周围2英寸范围内。
- 高频段（1MHz~100MHz）：在芯片背面放置16×100nF MLCC（0402封装），紧贴BGA焊盘。
- 超高频段（100MHz~5GHz）：依靠PCB电源/地平面（4mil介质）和封装基板内的硅电容（2nF）来抑制阻抗峰值。
第三步：仿真验证与优化
使用PI仿真工具（如Ansys SIwave或Cadence Sigrity）建立PDN模型，提取各部分的S参数和Z参数。仿真结果显示，在2.3GHz处存在一个阻抗峰值（18mΩ），超过目标阻抗。分析发现，该峰值由封装PDN的寄生电感与芯片内电容的并联谐振引起。解决方案是在封装基板中增加一组100pF的倒装芯片电容，并将BGA电源焊球数量从12个增加到20个，最终将峰值阻抗降至11mΩ。
第四步：实测验证
在PCB上使用VNA（矢量网络分析仪）测量芯片电源引脚处的阻抗曲线，测量结果与仿真吻合良好。在SerDes链路误码率测试中，眼图高度从原来的180mV提升至220mV，抖动从2.1ps降至1.4ps，验证了PDN优化的有效性。
2.5 常见误区与设计复盘
在PDN设计中，工程师常犯以下错误，需要特别警惕：
- 误区一：盲目增加电容数量。电容并非越多越好，过多的并联电容会在反谐振点产生更高的阻抗峰值。正确的做法是根据目标阻抗曲线，按频段分配电容值，并控制电容的ESL。
- 误区二：忽略过孔电感。一个过孔0.5nH的电感在1GHz时感抗为3.14Ω，远高于目标阻抗。必须使用多个并联过孔，并确保回流过孔紧邻。
- 误区三：平面分割不当。在SerDes区域，电源平面被信号过孔或分割槽切断后，平面电容效应大幅减弱，导致高频阻抗失控。应保持电源平面的完整性，必要时使用“平面岛”设计。
- 误区四：只关注直流压降（IR Drop），忽略交流阻抗。IR Drop只影响直流工作点，而交流阻抗决定了瞬态噪声。两者必须同时满足。