1、课程导入：高速SerDes与PDN的关系、学习目标、课程整体框架与学习路径
在信号完整性（SI）与电源完整性（PI）的工程实践中，高速SerDes接口的调试往往是最具挑战性的环节之一。许多工程师在排查眼图闭合、误码率（BER）超标问题时，常常将注意力集中在差分走线的阻抗匹配、过孔残桩或串扰上，却忽略了一个深层次且影响全局的因素——电源分配网络（PDN）的阻抗特性。事实上，当SerDes速率进入56Gbps PAM4甚至112Gbps PAM4时代，发送端（TX）的驱动器和接收端（RX）的连续时间线性均衡器（CTLE）对电源噪声的敏感度已达到微伏级别。电源轨上毫伏级的纹波或谐振尖峰，经过调制后足以在眼图上形成明显的“双瞳”或抖动劣化。本课程将系统性地建立“高速SerDes设计必须从PDN入手”的工程思维，深入剖析目标阻抗法的本质、计算逻辑与落地实施路径，帮助学员构建从原理分析到仿真验证、再到实测调试的完整知识体系。
上图展示了高速SerDes系统中电源域与PDN各层元件之间的物理与电气关系。从芯片的视角看，AVDD、DVDD和IOVDD分别对噪声有不同的容忍度，而PDN从Die内部到板级VRM的每一层都贡献了特定的阻抗特性。理解这张图是掌握后续所有设计方法的基础。
1.1 核心原理：为什么PDN是高速SerDes的“隐形瓶颈”
高速SerDes接口的物理层实现依赖于精确的电压-时间转换。发送端将并行数据转换为串行差分电流，通过末端电阻在接收端重建电压信号。这一过程中，电源轨为TX驱动器和RX前端提供偏置电流与工作电压。当PDN阻抗过高时，瞬态电流的变化（di/dt）会在电源轨上产生显著的电压降（ΔV = Z_PDN × ΔI）。这个电压扰动直接叠加在信号摆幅上，形成电源引起的抖动（PSJ）和幅度噪声。
以56Gbps PAM4为例，其信号摆幅典型值仅为400mVpp，四个电平之间的最小间距约133mV。若PDN在10MHz-100MHz频段内存在谐振尖峰，阻抗达到500mΩ，而瞬态电流变化为100mA，则产生的电压噪声为50mV，占最小电平间距的37.6%。这足以导致接收端判决错误。更关键的是，PAM4信号本身对非线性效应更为敏感，电源噪声引起的电平偏移无法通过简单的均衡器完全补偿。
从频域角度看，PDN的目标阻抗并非一个固定值，而是随频率变化的包络线。低频段（<1kHz）由VRM的环路带宽决定，中频段（1kHz-1MHz）由Bulk电容和MLCC的并联谐振决定，高频段（>10MHz）则由芯片封装和Die内电容主导。SerDes的码型翻转频率决定了瞬态电流的频谱分布，因此目标阻抗必须覆盖从码型最低频率到基频的整数倍范围。
工程经验：在实际项目中，我们常发现SerDes接收端灵敏度下降并非来自通道损耗，而是来自相邻电源域的耦合噪声。例如，当DVDD的数字逻辑在时钟边沿产生大电流尖峰时，通过共享的封装基板或PCB平面耦合到AVDD，导致VCO相位噪声恶化。这种耦合路径在原理图上是看不见的，必须通过三维电磁场仿真才能量化。
1.2 判断方法：如何评估现有PDN是否满足SerDes需求
评估PDN性能的核心指标是频域阻抗曲线。标准流程包括以下四个步骤：
- 确定瞬态电流频谱：根据SerDes的速率、编码方式（NRZ或PAM4）、输出摆幅和端接方式，计算TX驱动器的峰值电流和频谱包络。对于PAM4，还需考虑三个电平跳变的不同电流幅度。
- 提取PDN阻抗曲线：使用频域仿真工具（如SIwave、PowerSI）或矢量网络分析仪（VNA）测量从芯片焊球向电源网络看入的阻抗Z(f)。测量范围建议从10Hz到20GHz，覆盖基频的5次谐波以上。
- 设定目标阻抗包络：根据公式 Z_target(f) = (VDD × Ripple_allowance) / I(f) 计算。其中Ripple_allowance通常取电源电压的1%-3%，具体取决于SerDes的抖动预算分配。
- 对比与判定：将实测或仿真得到的Z(f)曲线与目标阻抗包络对比。若Z(f)在任一频点超过包络，则判定该频段存在PDN风险。
下表给出了一个典型的56Gbps PAM4 SerDes电源域目标阻抗计算示例：
| 参数 | 符号 | 数值 | 单位 | 说明 |
|---|---|---|---|---|
| 电源电压 | VDD | 0.85 | V | DVDD核心电压 |
| 允许纹波比例 | Ripple% | 2% | - | 根据抖动预算分配 |
| 允许纹波电压 | ΔV | 17 | mV | 0.85 × 2% |
| 瞬态电流变化 | ΔI | 0.85 | A | PAM4三电平跳变最坏情况 |
| 目标阻抗 | Z_target | 20 | mΩ | 17mV / 0.85A |
需要注意的是，目标阻抗并非全频段恒定。在低频段，由于VRM的反馈环路响应较慢，允许的阻抗可以放宽至50-100mΩ；而在高频段（>100MHz），由于片上电容和封装电容的存在，目标阻抗可以适当放松。真正需要严格把控的是1kHz-10MHz的中频段，这是MLCC与Bulk电容之间容易产生反谐振的区域。
1.3 案例拆解：一款56Gbps SerDes芯片的PDN故障定位
某通信设备厂商在研发400G光模块时，遇到接收端灵敏度劣化问题。现象是：在高温（85°C）条件下，误码率从1E-6恶化到1E-3，且仅出现在特定码型（PRBS31）下。初步排查排除了光路和TIA的问题，将焦点转向SerDes接收芯片的电源完整性。
初始数据：
- 芯片型号：自研DSP + SerDes，DVDD=0.8V，AVDD=1.8V
- PDN设计：每电源域配置4颗4.7uF MLCC + 2颗22uF Bulk电容
- PCB层叠：26层，电源平面完整
- 故障特征：仅PRBS31长尾码型触发，短码型（PRBS7）正常
分析过程：PRBS31包含极长的连续相同数字（CID），这会导致瞬态电流的频谱集中在低频段。工程师使用频谱分析仪测量DVDD电源轨的噪声，发现1.2MHz处存在一个-35dBm的尖峰，对应阻抗约45mΩ。进一步用VNA测量PDN阻抗，确认在1.2MHz处存在反谐振峰，阻抗达到78mΩ，远超目标值20mΩ。
根因定位：4.7uF MLCC的自谐振频率约为2MHz，而22uF Bulk电容的自谐振频率约为500kHz。两者在1.2MHz处发生反谐振，此时电容均呈现感性，导致阻抗急剧上升。PRBS31的低频分量恰好激励了这一谐振点。
解决方案：
- 增加4颗1uF小封装MLCC（0201），其自谐振频率约5MHz，用于填补1-3MHz频段的阻抗谷。
- 调整Bulk电容位置，使其更靠近芯片焊球，减小安装电感。
- 在DVDD与AVDD之间增加磁珠（600Ω@100MHz），隔离数字噪声向模拟域的耦合。
结果对比：整改后，1.2MHz处阻抗从78mΩ降至12mΩ，PRBS31下的误码率恢复至1E-8以下，高温测试通过。该案例表明，PDN谐振的频段必须与SerDes码型频谱错开，否则即使平均阻抗达标，特定频点的尖峰仍会致命。
风险提示：在PDN调试中，盲目增加电容数量并不总是有效。当电容并联数量超过6-8颗时，由于安装电感的差异，反而可能产生多个反谐振峰。正确的做法是采用“多值、小步进”的电容组合策略，例如使用100nF、220nF、470nF、1uF、2.2uF、4.7uF的序列，确保相邻容值比不超过2.2倍。
1.4 常见误区与总结复盘
在高速SerDes的PDN设计实践中，工程师常陷入以下误区：
- 误区一：只关注直流压降（IR Drop），忽视交流阻抗。IR Drop仿真只能反映平均电压水平，无法捕捉瞬态噪声。必须同时进行频域阻抗分析。
- 误区二：目标阻抗全频段恒定。实际上，不同频段对噪声的敏感度不同。SerDes的CDR环路对低频抖动有跟踪能力，但对高频抖动无能为力。因此目标阻抗应随频率上升而逐渐放宽。
- 误区三：忽略封装和Die内电容的影响。在频率超过1GHz后，板级电容因寄生电感失效，此时只能依靠封装基板的埋容和Die内的去耦电容。设计时必须与芯片供应商确认封装模型。
- 误区四：将PDN设计与信号完整性割裂。电源噪声会通过衬底耦合和共享返回路径影响信号质量。例如，当差分对跨越电源平面分割时，返回电流被迫绕行，产生共模噪声。