3. 相位插值器基础：PI的工作原理、理想相位插值模型、权重控制与相位合成
相位插值器（Phase Interpolator，PI）是高速SerDes接收端时钟数据恢复（CDR）环路中的核心模拟模块，其作用是在两个或多个输入时钟相位之间，通过可控的权重分配，合成出具有任意微小相位偏移的输出时钟。在25Gbps以上的NRZ或PAM4信号接收中，UI（Unit Interval）往往只有40ps甚至更短，而CDR需要以远小于1UI的步进（典型为1/64或1/128 UI）来跟踪发送端时钟的频偏和抖动。单纯依靠锁相环（PLL）或延迟锁定环（DLL）产生如此精细的相位步进既不经济也难以实现，因此PI成为高速接口（如PCIe Gen5/6、USB4、100G/400G以太网）中不可或缺的相位微调器件。本章将深入剖析PI的工作原理、理想数学模型、权重控制机制以及相位合成的物理实现，为后续章节的线性度优化和时钟生成架构打下理论基础。
图3-1展示了PI的基本架构与矢量合成原理。从宏观上看，PI接收来自PLL或DLL的多相时钟（通常为4相或8相），在数字控制码的控制下，对相邻两相或多相时钟的电流/电压进行加权求和，最终通过输出负载（电阻或谐振网络）将叠加后的电流转换为具有特定相位的时钟电压。图中以I/Q两相为例，展示了矢量合成的几何意义：当权重W0和W1分别作用于0°和90°时钟时，输出矢量的相位角θ由两个分量的比例决定。这一原理可以推广到N相输入，实现更精细的相位划分。
3.1 PI的核心工作原理：从电流舵到相位矢量
PI的物理实现通常基于电流舵（Current Steering）结构。其基本思想是：将输入时钟通过跨导级（Gm）转换为电流信号，然后根据权重控制码，将不同相位的电流按比例叠加到输出节点上。输出节点上的等效阻抗（电阻或电感电容谐振腔）将叠加后的电流转换为电压，从而得到合成时钟。
以最常用的两相PI为例，假设输入时钟为CLK_0（0°）和CLK_90（90°），且均为理想正弦波。经过跨导级后，对应的电流分别为：
I_0(t) = Gm · A · sin(ωt)
I_90(t) = Gm · A · sin(ωt + π/2) = Gm · A · cos(ωt)其中Gm为跨导值，A为输入时钟幅度。若权重控制码为W0和W1（0 ≤ W ≤ 1，且W0 + W1 = 1），则输出总电流为：
I_out(t) = W0 · I_0(t) + W1 · I_90(t)
= Gm · A · [W0 · sin(ωt) + W1 · cos(ωt)]利用三角恒等式，可以将上式改写为：
I_out(t) = Gm · A · √(W0² + W1²) · sin(ωt + φ)
其中 φ = arctan(W1 / W0)由此可见，输出时钟的相位φ完全由权重比W1/W0决定，而输出幅度则与√(W0² + W1²)成正比。当W0从1线性递减到0、W1从0线性递增到1时，输出相位从0°线性变化到90°。然而，实际电路中输出幅度会随权重变化而波动（在W0=W1=0.5时，幅度为0.707·Gm·A，而在W0=1时幅度为Gm·A），这种幅度波动是导致PI线性度误差的重要来源之一，后续章节将详细讨论。
3.2 理想相位插值模型：数学描述与性能边界
为了量化PI的性能，我们需要建立一个理想模型作为基准。理想PI应满足以下条件：
- 无限相位分辨率：权重码可以连续变化，输出相位可以取任意值。
- 恒定输出幅度：无论权重如何变化，输出时钟的幅度保持恒定，不产生AM（幅度调制）分量。
- 完美线性：输出相位与权重码呈严格的线性关系，即DNL（微分非线性）和INL（积分非线性）均为零。
- 无噪声与失真：不引入额外的抖动、谐波或共模噪声。
在实际工程中，我们通常用以下指标来评估PI的线性度：
| 指标 | 定义 | 典型要求（25G+ SerDes） | 影响 |
|---|---|---|---|
| DNL（微分非线性） | 实际相位步进与理想步进（LSB）的最大偏差 | < 0.5 LSB | 导致CDR环路抖动增大，误码率恶化 |
| INL（积分非线性） | 实际相位与理想相位的最大累积偏差 | < 1 LSB | 产生确定性抖动（DJ），影响眼图张开度 |
| 相位步进 | 最小可分辨的相位变化 | 1/64 UI ~ 1/128 UI | 决定CDR的跟踪精度和抖动容限 |
| 输出幅度波动 | 不同相位下输出幅度的峰峰值变化 | < 5% | 幅度波动会通过限幅放大器转换为相位误差 |
理想模型还假设输入时钟为正交的（即相位差精确为90°），且幅度完全一致。但在实际芯片中，PLL输出的多相时钟存在失配（相位误差和幅度误差），这些失配会直接映射到PI的输出相位上，造成系统性的INL。因此，PI的线性度优化不仅需要关注PI自身的设计，还需要考虑前端时钟分配网络的匹配。
3.3 权重控制与相位合成：数字码到模拟电流的映射
权重控制的实现方式直接决定了PI的线性度和面积功耗。目前主流的设计方案有两种：二进制加权电流舵和温度计码加权电流舵。
二进制加权方案使用一组按2的幂次比例设计的电流源（如I、2I、4I、8I...），通过二进制控制码直接选通。这种方案面积小、控制简单，但存在固有的DNL问题——当控制码从0111变为1000时，需要同时关断3个电流源并开启1个大电流源，任何电流源失配都会导致较大的相位跳变。
温度计码方案则将权重均匀划分为M个单位电流源，控制码为温度计码（如0000、0001、0011、0111、1111）。每次切换只改变一个电流源的状态，因此单调性有保证，DNL特性更好。但需要M个控制信号和M个电流源，面积和功耗较大。对于64步进的PI，需要63个单位电流源。
在实际工程中，常采用分段式架构：高几位用温度计码保证单调性，低几位用二进制码减少面积。例如，一个6位（64步进）的PI可以设计为3位温度计码（7个单位电流源）+ 3位二进制码（4个二进制加权电流源），总共11个电流源，兼顾了性能与面积。
// 权重控制码映射示例（6位PI，3+3分段）
// 温度计码部分（MSB 3位）：控制7个单位电流源
// 二进制码部分（LSB 3位）：控制4个二进制加权电流源
// 总权重 W = (T[6:0] * 8 + B[2:0]) / 64
// 其中 T[6:0] 为温度计码，B[2:0] 为二进制码
// 例如：控制码 100101 → T=100 (温度计码=4个单位), B=101 (二进制=5)
// 总权重 = (4*8 + 5) / 64 = 37/64 ≈ 0.578相位合成的物理过程发生在输出节点。所有被选通的电流源在输出节点上汇合，流过负载电阻R，产生电压V_out = I_total · R。由于每个电流源都与一个输入时钟相位相关联，因此输出节点上的电压实际上是各相时钟的加权叠加。为了获得良好的高频特性，输出节点通常采用电感-电容（LC）谐振负载，谐振频率设定在时钟频率附近，以滤除高次谐波并提升增益。
3.4 案例拆解：16步进PI的设计与仿真验证
为了将上述理论付诸实践，我们以一个典型的16步进（4位）PI设计为例，展示从规格定义到仿真验证的完整流程。
背景与约束：某25Gbps SerDes接收机需要CDR的相位步进为1/64 UI（即约0.625ps @ 25GHz）。PLL提供4相正交时钟（0°、90°、180°、270°），PI需要在相邻两相之间插入16个等间隔相位，因此每个步进为90°/16 = 5.625°。设计约束：电源电压1.0V，功耗预算< 5mW，输出摆幅≥ 200mVppd。
初始现象与目标：初步仿真发现，采用简单的二进制加权电流舵时，在权重码从7切换到8（即从接近0°切换到接近90°）时，输出相位跳变达到7.2°，远超理想的5.625°，导致DNL达到0.28 LSB（以5.625°为1 LSB）。同时，输出幅度在中间码（权重0.5）时比两端低约12%，这将在后级限幅放大器中转换为额外的抖动。
分析判断过程：通过AC仿真和瞬态仿真定位到两个主要问题：
- 电流源失配：二进制加权电流源中，最大电流源（8I）与最小电流源（I）的比值过大，在版图上难以保证精确匹配。蒙特卡洛仿真显示，1%的随机失配在码值7→8切换时会造成约1.5°的相位误差。
- 输出节点非线性：输出节点电压随权重变化而波动，导致电流源的输出阻抗变化，进一步加剧了非线性。
实际操作步骤：
- 将4位二进制码改为全温度计码，使用15个单位电流源。虽然面积增大了约3倍，但DNL显著改善。
- 在输出节点增加幅度补偿电路：通过一个辅助电流源，根据权重码动态调整输出偏置电流，使输出摆幅保持恒定。具体实现为：当权重接近中间值时，辅助电流源注入额外电流，补偿因矢量叠加导致的幅度下降。
- 优化电流源的输出阻抗：采用共源共栅（Cascode）结构，将电流源的输出阻抗从约5kΩ提升到50kΩ以上，减少输出节点电压波动的影响。
结果对比：优化后，DNL从0.28 LSB降至0.08 LSB，INL从0.45 LSB降至0.15 LSB，输出幅度波动从12%降至3%。功耗从4.2mW增加到4.8mW，仍在预算内。相位噪声性能未明显恶化。
风险与代价：全温度计码方案使版图面积增加了约0.015mm²，对于成本敏感的芯片来说需要权衡。幅度补偿电路引入了额外的偏置电流，增加了功耗，并且在极端工艺角下可能引入新的非线性。
复盘经验：PI设计的关键在于“匹配”与“隔离”。匹配包括电流源之间的匹配和输入时钟之间的匹配；隔离则指输出节点与权重控制逻辑之间的隔离，避免数字开关噪声耦合到模拟输出。在高速设计中，建议优先采用温度计码架构，并通过后仿真验证版图寄生对线性度的影响。
3.5 常见误区与设计总结
在PI的设计与使用中，工程师常陷入以下误区：
- 误区一：只关注DNL而忽视INL。DNL反映局部非线性，INL反映累积误差。即使DNL很小，如果INL过大（例如呈抛物线形状），CDR在跟踪大频偏时仍会经历较大的相位误差。
- 误区二：忽略输入时钟的正交性。如果PLL提供的0°和90°时钟本身存在相位误差（例如实际为88°），那么PI的合成相位将不再是权重的线性函数。必须在时钟分配网络中做好相位校准。
- 误区三：将PI视为纯数字模块。PI本质上是模拟电路，其线性度受工艺、电压、温度（PVT）影响显著。必须进行全PVT角度的仿真验证，并考虑在芯片上加入后台校准电路。
- 误区四：输出幅度波动无关紧要。在接收机中，PI输出通常连接到限幅放大器或采样器。幅度波动会通过限幅器的非线性转换为相位偏移，尤其在输入信号摆幅较小时更为明显。