2、基础知识：SerDes收发机架构、时钟数据恢复（CDR）原理、多相位时钟生成的基本概念

高速SerDes（Serializer/Deserializer）系统是当代数据中心、通信基站、AI加速器与高性能计算互连的物理层基石。要深入理解相位插值器（Phase Interpolator, PI）的线性度优化，首先必须建立对SerDes收发机整体架构、时钟数据恢复（CDR）闭环工作机制以及多相位时钟生成方法的系统性认知。本章作为整个课程的地基，将沿着“系统架构→关键环路→时钟基础”的路径展开，为后续PI非理想性分析、校准算法与电路实现奠定必要的知识框架。

2.1 SerDes收发机系统架构与信号链路

2.1.1 核心原理：从并行到串行的转换与恢复

SerDes的本质是在发送端将宽位并行数据（如64-bit、128-bit）经Serializer转换为高速串行比特流，通过差分传输介质（PCB走线、背板、光模块）传送，在接收端由Deserializer恢复出并行数据。这一转换的核心动机在于：减少互连引脚数、降低PCB布线复杂度、消除并行总线中的时钟偏斜（Skew）问题。典型的高速SerDes（如PCIe 5.0/6.0、100G/400G以太网）采用NRZ或PAM4调制，线速率从10Gbps到112Gbps不等。

发送端（TX）的关键模块包括：TX PLL（产生高速串行时钟）、Serializer（并转串）、FFE（前馈均衡器，用于预加重/去加重以补偿信道损耗）。接收端（RX）则包含：CTLE（连续时间线性均衡器）、VGA（可变增益放大器）、DFE（判决反馈均衡器）、CDR（时钟数据恢复）以及Deserializer。CDR是接收机的“心脏”，它从接收到的数据边沿中提取时钟信息，并产生与数据相位对齐的采样时钟。

2.1.2 判断方法：如何评估一条SerDes链路是否健康

在工程实践中，评估SerDes链路质量通常关注以下指标：

• 眼图（Eye Diagram）：眼高、眼宽、抖动（Jitter）峰峰值。眼图闭合表明ISI（码间干扰）严重或CDR锁定异常。
• BER（误码率）：一般要求低于1E-12。BER浴盆曲线（Bathtub Curve）可反映时序裕量。
• CDR锁定状态：锁定指示信号（Lock Detect）是否有效，频率/相位是否稳定。
• 抖动分解：随机抖动（RJ）与确定性抖动（DJ）的占比，用于判断是电源噪声、串扰还是PI非线性引入的问题。

2.1.3 案例拆解：PCIe 5.0 接收机链路调试

某服务器主板上PCIe 5.0链路（32Gbps NRZ）出现随机性训练失败（Link Training Failure）。初步现象：链路偶尔能L0，但高负载下BER飙升。通过片上眼图监视器（Eye Monitor）抓取数据，发现接收眼宽仅0.12UI（正常应大于0.3UI），且眼图上下不对称。进一步分析抖动分解，发现DJ中占主导的是周期抖动（PJ），频率约为100MHz——这恰好是板上DC-DC开关频率。排查发现RX模拟电源（AVDD）去耦电容不足，导致电源纹波耦合至CDR的VCO和PI。在AVDD引脚增加4.7µF+100nF去耦电容后，眼宽恢复至0.28UI，训练稳定。此案例说明：SerDes链路问题往往不只在数字逻辑，电源完整性和PI/时钟路径的噪声抑制同样关键。

2.1.4 常见误区与总结复盘

2.2 时钟数据恢复（CDR）原理

2.2.1 核心原理：从数据边沿提取时钟

CDR的核心任务是从接收到的非归零（NRZ）或PAM4数据流中恢复出与发送端同频同相的时钟。由于数据流中可能长时间无跳变（如连续发送“0”或“1”），CDR必须依赖参考时钟（Ref Clk）进行频率牵引，再通过相位锁定实现边沿对齐。CDR架构主要分为三类：

无论哪种架构，相位插值器（PI）都是CDR环路中的关键执行器：环路滤波器输出的数字码字（如8-bit、12-bit）控制PI在参考时钟的多个相位之间进行内插，从而产生精细可调的采样时钟相位。PI的线性度直接决定了CDR的相位跟踪精度和抖动性能。

2.2.2 判断方法：CDR环路带宽与相位裕量

CDR环路带宽（通常为波特率的1/500至1/2000）决定了其跟踪输入抖动与滤除高频噪声的能力。带宽过宽会导致高频抖动被放大，带宽过窄则无法跟踪低频 wander。工程上通过抖动传递函数（JTRAN）和抖动容限（JTOL）测试来评估CDR性能。PI的非线性会引入额外的相位误差，等效于增加了CDR环路的“死区”或“增益波动”，严重时会导致环路失锁。

2.2.3 案例拆解：25G NRZ CDR锁定失败分析

某25G光模块接收机在高温（85°C）下出现CDR失锁。通过片上调试总线读取PI控制码，发现控制码在锁定点附近反复振荡，无法稳定。分析PI的传输曲线，发现高温下PI的差分非线性（DNL）恶化至±2 LSB（常温下为±0.5 LSB），导致环路增益在特定相位点发生突变。进一步检查PI电路，发现其尾电流源在高温下失配加剧。解决措施：在PI的电流源中加入温度补偿偏置电路，并将PI控制码的LSB权重从1.5°调整为1.0°，同时增加数字校准算法（后台校准）。改进后，高温下DNL降至±0.8 LSB，CDR锁定稳定。

2.2.4 常见误区与总结复盘

2.3 多相位时钟生成的基本概念

2.3.1 核心原理：从单相到多相

多相位时钟生成是PI工作的基础。PI需要至少两个（通常为四个或更多）相位差固定的时钟输入，通过电流加权或数字加权进行内插。常见的多相时钟来源包括：

• 环形VCO（Ring VCO）：通过多级延迟单元自然产生多相输出，但相位噪声较差。
• LC VCO + 分频器：通过CML（电流模式逻辑）分频器产生正交（I/Q）时钟，再通过多级分频或相位旋转产生更多相位。
• 延迟锁定环（DLL）：通过压控延迟线产生等间距多相时钟，相位噪声优于环形VCO，但锁定范围有限。

在高速SerDes中，最常用的方案是LC-VCO产生高频时钟，经CML分频器产生25%占空比的四相时钟（0°/90°/180°/270°），然后由PI在这四个象限内进行内插。PI的输入相位数量（M）与内插精度（N-bit）共同决定了输出相位的分辨率：相位分辨率 = 360° / (M × 2^N)。例如，四相输入 + 8-bit控制码，理论分辨率为 360° / (4 × 256) ≈ 0.35°。

2.3.2 判断方法：多相时钟质量评估

多相时钟的关键指标包括：相位失配（Phase Mismatch）、占空比失真（Duty Cycle Distortion）和相位噪声（Phase Noise）。相位失配会直接转化为PI的输出相位误差，是PI INL（积分非线性）的主要来源之一。工程上通过片上测试电路（如相位差检测器）或外部示波器（需支持高速差分探头）测量各相时钟的边沿位置。

2.3.3 案例拆解：四相时钟产生电路的优化

某56Gbps PAM4 SerDes接收机中，PI采用四相输入。实测发现PI输出INL达到±4 LSB，远超设计指标（±1.5 LSB）。排查发现，CML分频器输出的四相时钟存在约2°的相位失配，且占空比偏差为3%。进一步分析，分频器负载不均衡——I/Q两路到PI的走线长度差导致延迟差。解决措施：在分频器输出到PI之间插入相位校准电路（如可调延迟缓冲器），并在版图上采用对称H-tree布线。校准后，四相失配降至0.3°以内，PI INL改善至±1.2 LSB。

2.3.4 常见误区与总结复盘