3、片上LDO稳压器基础：LDO工作原理、线性稳压器拓扑（PMOS/NMOS/Pass器件）、关键性能指标（压差、静态电流、电源抑制比PSRR、负载调整率）
在高速SerDes收发系统中，电源完整性是决定信号质量与误码率（BER）的关键因素之一。SerDes的模拟前端（AFE）、锁相环（PLL）、时钟数据恢复（CDR）以及高速输出驱动器对电源噪声极其敏感，任何毫伏级的纹波或毛刺都可能耦合到信号路径中，导致抖动劣化。片上LDO稳压器（Low Dropout Regulator）作为芯片内部电源管理的关键模块，承担着将外部输入电压（如1.8V或2.5V）转换为内部模拟/数字核心电压（如0.9V、1.0V、1.2V），并隔离外部电源噪声的核心任务。本章将深入剖析片上LDO的工作原理、拓扑选型与核心性能指标，为后续电源噪声隔离电路设计奠定理论基础。
3.1 LDO工作原理与负反馈调节机制
片上LDO的核心是一个基于负反馈的模拟闭环系统。其基本工作原理可概括为：通过误差放大器（EA）比较输出电压的分压采样值与高精度带隙基准电压（VREF），产生误差信号，进而调节功率传输器件（Pass Element）的导通阻抗，使输出电压稳定在目标值。当输出负载电流增大导致VOUT下降时，反馈分压值VFB随之降低，EA输出控制电压VG相应变化，使PMOS管的栅源电压VGS增大（导通增强），从而补充更多电流以维持VOUT恒定。反之，当VOUT升高时，环路自动减小导通能力。
在高速SerDes应用中，LDO的环路带宽设计需要特别权衡。一方面，环路带宽越高，对电源纹波的抑制能力越强，瞬态响应越快；另一方面，过高的带宽可能引入稳定性问题，尤其是在输出电容ESR零点、寄生极点的影响下。典型的片上LDO环路带宽设计在几百kHz到数MHz之间，具体取决于工艺节点和功耗预算。值得注意的是，LDO的PSRR特性在环路带宽附近会出现峰值（因环路增益下降），在带宽之外则主要依赖输出电容的旁路作用。
3.2 线性稳压器拓扑：PMOS、NMOS与Pass器件选型
片上LDO的功率传输器件（Pass Element）拓扑选择直接决定了压差、功耗、PSRR和噪声性能。三种主流拓扑的对比如下：
| 拓扑类型 | 导通器件 | 压差 VDO | 静态电流 IQ | PSRR（1MHz） | 噪声性能 | SerDes适用场景 |
|---|---|---|---|---|---|---|
| PMOS LDO | PMOS | 低（I×RDS(on)） | 低（µA级） | 中等（20-40dB） | 较好 | 中低功耗模拟域 |
| NMOS LDO | NMOS（源极跟随） | 高（VGS+VDS） | 较高（需电荷泵） | 高（40-60dB） | 优秀 | 高性能PLL/时钟 |
| Pass器件（BJT） | PNP/NPN | 中等 | 高（基极电流） | 高 | 低噪声 | 极少用于片上 |
PMOS LDO 是目前片上SerDes电源域最常用的拓扑。其优势在于压差仅由导通电阻决定（VDO = I_OUT × RDS(on)），适合输入输出电压差较小的场景（如1.8V→1.0V）。PMOS管的栅极由EA驱动，源极接输入，漏极接输出，构成共源极结构。这种结构在轻载时具有极低的静态电流，有利于降低待机功耗。然而，PMOS LDO的PSRR在高频段（>10MHz）会显著恶化，因为PMOS的栅漏电容Cgd会形成前馈通路，将输入纹波直接耦合到输出。
NMOS LDO 采用源极跟随器结构，其漏极接输入，源极接输出。由于源极跟随器的电压增益接近1，输入纹波在输出端的衰减主要依靠EA的环路增益，因此其PSRR通常优于PMOS拓扑。但NMOS LDO需要额外的电荷泵或自举电路来产生高于VIN的栅极驱动电压，这增加了电路复杂性和静态电流。在SerDes中，NMOS LDO常用于对PSRR要求极高的PLL模拟电源域，尽管其压差较大（通常需要VIN ≥ VOUT + 0.3V）。
3.3 关键性能指标深度解析
压差（Dropout Voltage, VDO）： 指LDO维持稳压所需的最小输入输出电压差。对于PMOS LDO，VDO = I_OUT × RDS(on)。在SerDes应用中，当电源电压从1.8V降至1.0V时，压差通常不是主要限制因素；但在电池供电的移动设备中，低VDO意味着更高的电源利用效率。设计时需在导通电阻（影响压差）与栅极电容（影响带宽）之间权衡。
静态电流（Quiescent Current, IQ）： 指LDO空载时消耗的电流，包括EA偏置、基准电路和分压电阻的电流。在SerDes多通道收发系统中，每个通道可能有多个LDO（模拟、数字、IO域），IQ的累积效应直接影响整体功耗预算。先进工艺下，采用动态偏置技术可将IQ降至几十微安，但需注意瞬态响应速度的牺牲。
电源抑制比（PSRR）： 这是SerDes电源设计中最重要的指标。PSRR定义为输入纹波到输出纹波的衰减比，通常以dB表示：PSRR = 20log(VIN_ripple / VOUT_ripple)。PSRR随频率变化，低频段（<10kHz）主要取决于环路增益，中频段（100kHz-1MHz）受EA带宽限制，高频段（>10MHz）则依赖输出电容和寄生路径。在25Gbps以上SerDes中，电源噪声的敏感频段通常在1MHz-100MHz，因此需要特别关注LDO在该频段的PSRR表现。
负载调整率（Load Regulation）： 定义为负载电流变化引起的输出电压偏差：LoadReg = ΔVOUT / ΔIOUT。该指标反映了LDO的输出阻抗。在SerDes中，当高速驱动器在数据切换时产生大电流瞬变（如从0mA跳到50mA），负载调整率直接决定了电源电压的跌落幅度，进而影响输出眼图的抖动。改善负载调整率的方法包括提高环路增益、增大输出电容、采用前馈纹波消除技术等。
3.4 实战场景：25Gbps SerDes接收端LDO设计案例
考虑一个实际案例：某25Gbps SerDes接收芯片，其模拟前端（AFE）需要1.0V电源，输入来自板级1.8V电源轨。设计要求：PSRR在10MHz处≥30dB，负载瞬态响应（0-30mA，上升时间1ns）引起的电压跌落≤50mV，静态电流≤50µA。
初始设计： 采用标准PMOS LDO拓扑，EA为两级Miller补偿结构，输出电容COUT=100nF（片上MIM电容），PMOS尺寸W/L=1000µm/0.18µm。
仿真分析： 在TT工艺角、25°C条件下，测得低频PSRR为55dB，但10MHz处PSRR仅18dB，不满足30dB要求。进一步分析发现，PMOS的Cgd（约0.5pF）在10MHz时形成前馈通路，输入纹波直接耦合至输出。同时，负载瞬态仿真显示电压跌落达85mV，超出50mV规格。
优化措施：
- 在PMOS栅极与输出之间增加前馈电容Cff（约0.2pF），形成高频补偿路径，将10MHz PSRR提升至32dB。
- 将EA的偏置电流从10µA提升至20µA，提高环路带宽从2MHz至5MHz，改善瞬态响应。
- 在输出端增加一个小的RC阻尼网络（R=5Ω，C=20pF），抑制高频谐振峰值。
- 优化PMOS版图，采用叉指结构降低栅极电阻，减少热噪声贡献。
优化后结果： 10MHz PSRR达到33dB，瞬态电压跌落降至42mV，静态电流为45µA，满足所有设计指标。该案例表明，高频PSRR的优化需要同时考虑器件寄生参数和环路补偿策略，而非单纯增加环路增益。
3.5 常见误区与设计复盘
误区一：盲目追求高环路带宽。 虽然高带宽有助于改善瞬态响应，但过高的带宽会使LDO对寄生参数更敏感，容易引发稳定性问题。在SerDes中，建议环路带宽不超过开关频率（如果有DC-DC前级）的1/5，以避免与开关纹波产生交互。
误区二：忽视输出电容的ESR。 片上MIM电容的ESR通常较低（<0.1Ω），但若使用MOS电容或外部电容，ESR可能达到几欧姆，这会在环路中引入零点，影响相位裕度。设计时应根据实际电容模型进行稳定性仿真。
误区三：将PSRR视为静态指标。 PSRR是频率的函数，且随负载电流变化。在轻载时，PMOS工作在弱反型区，跨导降低，PSRR可能恶化。因此，规格书中的PSRR应注明测试条件（负载电流、输入电压、频率）。
误区四：忽略温度对VDO的影响。 PMOS的RDS(on)具有正温度系数，在高温下VDO增大。对于压差裕量较小的设计（如1.05V输入→1.0V输出），高温下可能进入Dropout模式，导致输出电压跌落。设计时应进行全温度范围（-40°C至125°C）的压差验证。
综上所述，片上LDO虽为经典电路，但在高速SerDes应用中面临高频PSRR、快速瞬态响应和低功耗的多重挑战。设计者需深入理解其工作原理，合理选择拓扑，并针对关键指标进行系统级优化。本章内容为后续电源噪声隔离电路设计提供了必要的理论基础和工程实践指导。