2. SerDes基础与电源需求
SerDes（Serializer/Deserializer，串行器/解串器）是高速有线通信的核心物理层技术，广泛应用于PCIe、USB、以太网、光纤通道以及各类芯片间互连。要理解片上LDO稳压器与电源噪声隔离电路的设计，首先必须建立对SerDes架构、电源分配网络（PDN）以及电源噪声如何转化为抖动和误码率（BER）的系统认知。本章将从SerDes的典型架构出发，剖析高速数据链路对电源完整性的严苛要求，并定量分析电源噪声对抖动与误码率的影响路径。
2.1 SerDes核心架构与电源域划分
一个典型的SerDes通道包含发送器（TX）、接收器（RX）、锁相环（PLL）和时钟数据恢复（CDR）四大核心模块。TX负责将并行数据串行化并驱动到差分传输线上，RX则接收差分信号并完成均衡、时钟恢复与解串。PLL为TX提供稳定的高速串行时钟，CDR则从接收数据流中提取时钟并恢复数据。从电源完整性角度看，这些模块对电源噪声的敏感度差异显著，因此必须进行精细的电源域划分。
在高速SerDes设计中，通常将电源划分为以下独立域：
- AVDD_TX：为TX驱动器和串行器供电，电流消耗大且动态变化剧烈，对电源阻抗（ZPDN）要求较高。
- AVDD_RX：为RX前端、均衡器和解串器供电，对噪声敏感，尤其是输入参考电压的纹波会直接叠加到接收信号上。
- AVDD_PLL：为VCO和电荷泵供电，这是整个SerDes中对电源噪声最敏感的域，因为VCO的振荡频率直接受电源电压调制。
- AVDD_CDR：为CDR的相位插值器和数字环路供电，其噪声会影响恢复时钟的相位精度。
- DVDD：为数字逻辑（如状态机、配置寄存器）供电，虽然对噪声容忍度较高，但其开关噪声会通过衬底和电源网络耦合到模拟域。
电源域划分的核心原则是：将高噪声的数字域与高灵敏度的模拟域物理隔离，并在每个域入口处设置独立的片上LDO或滤波结构。例如，PLL的VCO电源通常需要单独的LDO供电，且LDO的PSRR（电源抑制比）在VCO工作频率附近必须足够高。
2.2 高速数据链路对电源完整性的核心要求
高速数据链路（如PCIe Gen5/Gen6、56G/112G SerDes）对电源完整性的要求可以归纳为三个维度：阻抗控制、纹波抑制和瞬态响应。
首先，电源分配网络（PDN）的目标阻抗Ztarget由公式Ztarget = (Vdd × 纹波百分比) / ΔI 决定。例如，对于1.0V电源、允许3%纹波（30mV）、瞬态电流变化ΔI=1A的情况，目标阻抗为30mΩ。这意味着从片外电源到片上晶体管的整个路径，包括PCB走线、封装引脚、键合线、片上电源网格和去耦电容，其总阻抗必须低于30mΩ，且在工作频率范围内保持平坦。
其次，纹波抑制要求片上LDO具备足够的PSRR。PSRR定义为LDO输出纹波与输入纹波的比值（dB），其频率响应特性至关重要。在10kHz~100MHz范围内，LDO的PSRR应至少达到30dB~60dB，具体取决于应用场景。对于PLL电源，由于VCO对电源噪声的敏感度极高（典型KVCO为1~10 GHz/V），PSRR要求更为苛刻。
最后，瞬态响应要求LDO在负载电流快速跳变（如TX从空闲切换到满速率发送）时，输出电压的过冲/下冲不超过规定范围（通常为±5%），且恢复时间小于几百纳秒。这要求LDO具备足够的带宽和压摆率，同时输出电容要能提供瞬态电荷。
| 电源域 | 典型电压 | 最大允许纹波 | 目标阻抗 | 关键频率范围 |
|---|---|---|---|---|
| AVDD_PLL | 1.0V | ±10mV | 10mΩ | 1kHz ~ 10MHz |
| AVDD_TX | 1.0V | ±25mV | 25mΩ | 10kHz ~ 100MHz |
| AVDD_RX | 1.0V | ±20mV | 20mΩ | 1kHz ~ 50MHz |
| DVDD | 0.8V | ±40mV | 40mΩ | 100kHz ~ 500MHz |
2.3 电源噪声对抖动和误码率的影响机制
电源噪声转化为抖动（Jitter）的路径主要有三条：VCO调制、缓冲器延迟调制和比较器阈值漂移。其中，VCO调制是最主要的机制。当电源电压Vdd出现纹波ΔV时，VCO的振荡频率会随之变化，产生频率调制，进而转化为相位噪声和周期抖动（Period Jitter）。这种抖动的幅度与KVCO和ΔV的乘积成正比，且与噪声频率和环路带宽的比值有关。
缓冲器延迟调制发生在TX驱动器和RX输入缓冲器中。电源电压的变化会改变晶体管的饱和电流，从而改变门延迟。对于高速信号（如112Gbps PAM4），即使1ps的延迟变化也会显著影响眼图裕量。比较器阈值漂移则影响RX的判决电路，电源噪声可能导致判决阈值偏移，降低噪声容限。
误码率（BER）与抖动的关系可以通过眼图闭合和采样裕量来理解。总抖动（TJ）由随机抖动（RJ）和确定性抖动（DJ）组成，其中电源噪声引起的抖动属于确定性抖动中的周期性抖动（PJ）。当PJ幅度增大时，眼图的水平张开度减小，垂直张开度也因幅度噪声而减小，最终导致采样点的误码率上升。对于BER=1e-12的系统，总抖动预算通常为0.3~0.5 UI（单位间隔），而电源噪声引起的抖动应控制在总预算的20%以内。
2.4 案例拆解：PCIe Gen5 SerDes电源噪声导致的误码率恶化
某款采用16nm工艺的PCIe Gen5 SerDes芯片在系统测试中报告误码率超标，目标BER为1e-12，实测达到1e-8。初步排查发现，TX和RX链路均正常，信号完整性仿真也满足规范，但电源完整性测试显示AVDD_PLL存在约15mV的纹波，频率为2.5MHz，恰好与板上DC-DC转换器的开关频率一致。
进一步分析发现，该DC-DC转换器为数字核心供电，其开关噪声通过PCB上的共享电源层耦合到了PLL的LDO输入端。虽然LDO标称PSRR为40dB@2.5MHz，但实际测试仅达到28dB，原因是LDO的环路带宽不足，且输出电容ESR过大。15mV输入纹波经28dB衰减后，在PLL电源上产生约0.6mV的残余纹波。结合VCO的KVCO=4GHz/V，计算出周期抖动约为1.5ps，占PCIe Gen5 UI（约100ps）的1.5%，看似不大，但叠加其他抖动源后，总抖动超过了接收端均衡器的补偿能力。
解决方案分为三步：首先，在PCB布局上将PLL的LDO输入与数字电源层隔离，增加磁珠和本地去耦电容；其次，优化LDO的补偿网络，将环路带宽从500kHz提升到5MHz，使2.5MHz处的PSRR提升至45dB；最后，在PLL电源域增加一个2.2uF的片上电容，降低高频阻抗。改进后，AVDD_PLL纹波降至3mV，周期抖动降至0.3ps，BER恢复到1e-12以下。
这个案例的教训是：电源噪声隔离必须从系统层面考虑，不能只依赖LDO的标称PSRR。实际PSRR受环路带宽、负载电流和温度影响，设计时必须留出至少10dB的裕量。同时，PCB布局和封装设计对噪声耦合的影响往往比片上电路更大。
2.5 常见误区与设计复盘
在SerDes电源设计实践中，以下误区需要特别警惕：
- 误区一：认为LDO的PSRR是固定值。实际上，PSRR随频率变化显著，在环路带宽附近会出现峰值，高频段则迅速下降。设计时必须查看完整的PSRR曲线，而非仅关注低频值。
- 误区二：忽略封装和PCB的寄生效应。键合线电感（典型1~3nH）和PCB过孔电感会在高频形成谐振峰，使电源阻抗在特定频率远超目标值。必须使用S参数模型进行PDN仿真。
- 误区三：将所有模拟域共用一个LDO。PLL、TX、RX对噪声的敏感度和电流特性不同，共用LDO会导致相互干扰。例如，TX的大电流跳变会通过LDO的输出阻抗耦合到PLL电源。
- 误区四：只关注稳态纹波，忽略瞬态响应。SerDes在速率切换或功耗状态转换时，电流变化速率可达1A/ns，此时LDO的瞬态响应决定了电压跌落幅度。
总结复盘时，建议设计团队建立一份电源完整性检查清单，包括：每个电源域的Ztarget是否满足、LDO的PSRR曲线是否覆盖所有噪声源频率、PDN谐振点是否避开工作频段、瞬态响应是否满足规格等。只有将电源完整性作为与信号完整性同等重要的设计维度，才能确保高速SerDes的误码率指标达标。