1、课程导论：高速SerDes系统概述、电源噪声挑战、LDO稳压器在片上电源管理中的角色、课程学习路径与目标
高速SerDes（Serializer/Deserializer）技术是现代数据中心、AI加速器、5G基站和高端消费电子中不可或缺的物理层传输核心。随着单通道速率从25Gbps向112Gbps乃至224Gbps演进，SerDes对供电系统的要求已从“保证电压稳定”上升为“在皮秒级时间尺度上抑制电源噪声对信号完整性的影响”。片上LDO稳压器作为SerDes电源域的最后一级调节单元，直接决定了TX驱动器、RX模拟前端、时钟恢复电路（CDR）等敏感模块的电源纯净度。本章作为全课程的导论，将系统梳理SerDes的电源噪声挑战、LDO在片上电源管理中的角色定位，并给出清晰的学习路径与目标。
1.1 高速SerDes系统概述与电源噪声挑战
核心原理：SerDes的电源敏感性与噪声耦合机制
高速SerDes系统通常包含发送器（TX）、接收器（RX）、时钟数据恢复（CDR）、均衡器（CTLE/DFE）以及PLL等关键模块。这些模块对电源噪声的敏感度各不相同，但共同点是：任何电源电压的波动都会通过以下三种主要机制转化为信号质量的劣化：
- 抖动传递（Jitter Transfer）：电源噪声调制VCO（压控振荡器）频率，产生确定性抖动（DJ），直接影响CDR的抖动容限和误码率（BER）。
- 幅度调制（AM-to-PM）：TX驱动器的输出摆幅受电源电压影响，电源纹波会直接调制输出信号的幅度和相位，导致眼图闭合。
- 共模噪声耦合：数字电路的开关噪声通过共享衬底、电源分配网络（PDN）和封装寄生电感耦合至模拟域，形成共模干扰。
判断方法：电源噪声对SerDes性能影响的量化评估
在工程实践中，我们通常使用以下指标来评估电源噪声的严重程度：
| 指标 | 定义 | 典型要求（56Gbps PAM4） | 测试方法 |
|---|---|---|---|
| 电源纹波（Ripple） | 电源电压的峰峰值波动 | < 10mVpp | 示波器AC耦合测量 |
| PSRR（电源抑制比） | LDO对电源噪声的抑制能力 | ≥ 30dB @ 10MHz | 网络分析仪扫频 |
| 抖动贡献（Jitter Contribution） | 电源噪声引起的确定性抖动 | < 0.5UI | 误码仪+电源注入 |
| 瞬态响应（Load Transient） | 负载突变时的电压过冲/下冲 | < 5% Vout | 电子负载阶跃测试 |
案例拆解：某56Gbps PAM4 SerDes的电源噪声故障排查
某数据中心交换芯片在实验室测试时发现，RX灵敏度在高温下比常温恶化3dB。初步排查发现，CDR的锁定裕量不足，且眼图的上半部分明显劣于下半部分。通过频谱分析仪测量AVDD电源域，发现存在一个12MHz的周期性噪声，幅度约15mVpp。进一步定位发现，该噪声来源于片外DC-DC的开关频率（12MHz），由于片外去耦网络在12MHz处阻抗偏高，导致开关纹波直接耦合至片上LDO的输入端。LDO在12MHz处的PSRR仅为18dB（设计目标为30dB），最终导致AVDD上的纹波达到15mVpp。解决方案是：在LDO输入端增加一个串联磁珠（100MHz阻抗≥1kΩ），并将片外去耦电容从4.7uF增加到10uF，同时优化LDO的环路带宽至20MHz以上。整改后，AVDD纹波降至3mVpp，RX灵敏度恢复至常温水平。
常见误区与总结复盘
- 误区一：只关注LDO的直流精度，忽略PSRR的频率特性。实际上，LDO的PSRR在1MHz以上会迅速下降，必须结合开关频率和串扰频率进行设计。
- 误区二：认为片外电容越大越好。过大的片外电容会与封装寄生电感形成谐振，在特定频率产生阻抗峰值，反而恶化噪声。
- 误区三：忽略数字域与模拟域的隔离。即使LDO性能优异，如果数字域和模拟域共享衬底或电源走线，噪声仍会通过衬底耦合或PDN耦合进入模拟域。
1.2 LDO稳压器在片上电源管理中的角色
核心原理：片上LDO的功能定位与设计约束
片上LDO稳压器在SerDes电源管理中的角色可以概括为“最后一道防线”。它位于外部DC-DC/PMIC与SerDes敏感模块之间，承担以下核心功能：
- 电压转换与稳定：将外部较高的输入电压（如1.8V/3.3V）转换为模拟域所需的低噪声电压（如1.0V/1.2V），并保持输出电压在负载变化时稳定。
- 噪声隔离：通过其PSRR特性，抑制来自外部电源的纹波和开关噪声，为模拟域提供“干净”的电源。
- 局部去耦：片上LDO配合片内去耦电容（通常为100pF~1nF），形成高频噪声的低阻抗泄放路径。
- 电源域隔离：通过独立的LDO为不同模块（如TX、RX、PLL）供电，防止模块间的噪声串扰。
判断方法：如何选择LDO的架构与参数
在SerDes设计中，LDO的选择需要综合考虑以下参数：
| 参数 | 设计考量 | 典型值 | 对SerDes的影响 |
|---|---|---|---|
| 压差电压（Dropout） | 输入与输出的最小压差 | 100~300mV | 影响功耗和散热 |
| PSRR | 对电源噪声的抑制能力 | ≥30dB @10MHz | 直接决定电源纯净度 |
| 瞬态响应 | 负载突变时的恢复速度 | < 50ns | 影响突发数据时的电压稳定 |
| 静态电流（Iq） | LDO自身消耗的电流 | < 50uA | 影响待机功耗 |
| 输出噪声 | LDO自身产生的噪声 | < 10uVrms | 影响RX灵敏度 |
案例拆解：多域LDO电源树设计实例
某7nm工艺的112Gbps SerDes芯片，需要为以下模块供电：TX模拟（AVDD_TX，1.2V）、RX模拟（AVDD_RX，1.2V）、PLL（AVDD_PLL，1.0V）、数字逻辑（DVDD，0.8V）。设计采用“外部1.8V输入 → 4个片上LDO”的电源树方案。每个LDO的输出端配置了100pF片内去耦电容和200pF片外去耦电容。关键设计决策包括：
- PLL的LDO采用低噪声架构（输出噪声<5uVrms），因为VCO对电源噪声极其敏感。
- TX和RX的LDO采用中等PSRR架构（≥35dB @10MHz），以满足PAM4的线性度要求。
- 数字域的LDO采用高带宽架构（UGB=50MHz），以应对数字逻辑的快速电流变化。
实测结果表明，该电源树方案在112Gbps PAM4传输下，误码率稳定在1e-12以下，眼图裕量达到15%。
常见误区与总结复盘
- 误区一：所有LDO使用相同架构。不同模块对噪声、带宽、功耗的要求差异巨大，必须差异化设计。
- 误区二：忽略LDO的负载稳定性。SerDes的负载电流变化极快（如TX从空闲切换到满摆幅），LDO必须保证在所有负载条件下稳定。
- 误区三：将LDO视为“万能滤波器”。LDO的PSRR在高频段（>100MHz）几乎失效，必须依靠片内去耦电容和封装设计来补充。
1.3 课程学习路径与目标
核心原理：从系统级到电路级的递进学习
本课程的设计遵循“系统认知 → 电路原理 → 设计实践 → 验证优化”的递进路径。学员将首先建立SerDes电源噪声的系统性认知，然后深入LDO的电路设计细节，最后掌握电源噪声隔离的完整方法论。课程覆盖以下核心模块：
| 模块 | 核心内容 | 学习目标 |
|---|---|---|
| SerDes电源架构 | 电源域划分、PDN设计、噪声预算 | 能够制定电源树方案 |
| LDO电路设计 | 误差放大器、功率管、反馈网络、补偿 | 能够设计满足PSRR和瞬态要求的LDO |
| 噪声隔离技术 | 片内去耦、片外滤波、衬底隔离、封装优化 | 能够综合运用多种手段实现噪声隔离 |
| 仿真与验证 | PSRR仿真、瞬态仿真、噪声仿真、实测方法 | 能够独立完成电源噪声的仿真与测试 |
| 案例实战 | 56G/112G SerDes电源设计全流程 | 能够应对实际工程中的电源噪声问题 |
判断方法：如何评估自身学习进度
学员可以通过以下问题自测学习效果：
- 能否画出SerDes的完整电源树，并标注每个电源域的噪声要求？
- 能否解释LDO的PSRR曲线在不同频段的决定因素？
- 能否设计一个简单的LDO电路，并完成环路稳定性分析？
- 能否通过仿真结果判断电源噪声是否满足SerDes的误码率要求？
① 独立完成高速SerDes片上LDO的选型与设计；
② 制定有效的电源噪声隔离方案，包括片内片外协同设计；
③ 使用EDA工具进行LDO的PSRR、瞬态和噪声仿真；
④ 在实验室中定位并解决电源噪声引起的SerDes性能问题。
案例拆解：从“知其然”到“知其所以然”
以一个典型的工程问题为例：某SerDes芯片在低温测试时出现误码率突增。工程师最初怀疑是温度补偿电路的问题，但经过排查发现，低温下LDO的环路带宽因MOS管迁移率变化而降低，导致PSRR在10MHz处从32dB恶化到22dB。这一案例说明，LDO的设计不能只看常温指标，必须覆盖全温度范围。本课程将系统讲解温度、工艺角对LDO性能的影响，并提供相应的设计裕量方法。
常见误区与总结复盘
- 误区一：只学电路设计，忽略系统架构。LDO的性能必须放在SerDes的电源树中评估，否则容易“局部最优、全局次优”。
- 误区二：只做仿真，不做实测。仿真模型无法完全反映封装寄生、PCB耦合等实际效应，必须结合实测验证。
- 误区三：忽视工艺角与温度变化。LDO的PSRR、带宽、稳定性都会随工艺和温度漂移，设计时必须留足裕量。