4、锁相环基础：模拟PLL架构与传递函数、环路带宽、相位噪声、锁定时间，为ADPLL做铺垫

在深入全数字锁相环（ADPLL）与全数字时钟数据恢复（CDR）架构之前，必须首先建立对经典模拟锁相环（Analog PLL）的系统性认知。模拟PLL是理解相位域控制、环路稳定性、噪声整形与瞬态响应的最佳起点。无论是电荷泵PLL（CP-PLL）还是全数字PLL，其核心控制逻辑都遵循“相位比较—环路滤波—频率/相位调整”的负反馈闭环。本节将围绕模拟PLL的架构组成、传递函数推导、环路带宽与相位裕度设计、相位噪声与锁定时间的权衡展开，并刻意指出哪些概念在ADPLL中发生了本质变化，哪些则被数字化重构。

上图展示了模拟PLL的基本信号链路与关键参数映射关系。在后续ADPLL设计中，PFD/CP被TDC取代，模拟LF被数字滤波器取代，VCO被DCO取代，但整个负反馈控制律与稳定性判据依然沿用本节所讲的传递函数框架。理解模拟PLL的“连续时间”分析方法是掌握ADPLL“离散时间”分析的基础。

4.1 模拟PLL架构与线性化传递函数

4.1.1 核心原理：从非线性到线性化

模拟PLL的经典架构由五个模块构成：鉴频鉴相器（PFD）、电荷泵（CP）、环路滤波器（LF）、压控振荡器（VCO）和反馈分频器（÷N）。PFD比较参考时钟Fref与反馈时钟Fdiv的相位差，输出UP/DN脉冲控制电荷泵对环路滤波器充放电，产生控制电压Vctrl，进而调节VCO的输出频率。当环路锁定时，Fout = N × Fref，且Fdiv与Fref的相位差恒定。

PFD/CP在锁定点附近可线性化为增益K_PFD = I_CP / (2π)，其中I_CP为电荷泵电流。VCO可视为一个理想积分器，其传递函数为K_VCO / s，其中K_VCO为压控增益（单位rad/s/V）。环路滤波器通常采用二阶RC网络或三阶有源滤波器，其传递函数F(s)决定环路的阶数与稳定性。

整个环路的开环传递函数为：

G(s) = K_PFD × F(s) × K_VCO / (N × s)

闭环传递函数为：

H(s) = G(s) / (1 + G(s))

对于二阶环路（一阶滤波器+VCO积分），闭环传递函数呈现典型的低通特性，其自然角频率ω_n与阻尼因子ζ由K_PFD、K_VCO、滤波器电阻R和电容C共同决定。

4.1.2 判断方法：如何快速确定环路阶数与类型

工程中判断PLL环路阶数的方法很简单：开环传递函数中积分器的个数即为环路类型（Type），极点总数即为环路阶数（Order）。例如，电荷泵PLL中VCO提供一个位于原点的极点，若环路滤波器为一阶RC，则总共有两个积分器（Type II），加上滤波器的一个极点，总阶数为三阶（Order III）。

实际设计中，Type II Order III是最常见的架构，因为它能同时保证频率锁定（无静态相位误差）和足够的相位裕度。判断环路稳定性的核心指标是相位裕度（Phase Margin, PM），通常在开环增益穿越0dB处测量，要求PM ≥ 45°，工程上推荐50°~60°以获得最佳锁定时间与最小过冲。

4.1.3 案例拆解：二阶无源滤波器参数计算

假设设计一个Type II Order III电荷泵PLL，参数如下：I_CP = 100μA，K_VCO = 100MHz/V（即2π×10⁸ rad/s/V），N = 16，目标环路带宽f_c = 100kHz，相位裕度PM = 55°。

采用二阶无源滤波器（R₁、C₁、C₂），其中C₂用于抑制控制电压上的纹波，通常取C₂ = C₁/10。设计步骤如下：

1. 计算开环增益穿越频率ω_c = 2π×100kHz = 6.28×10⁵ rad/s。
2. 根据PM要求，确定零点频率f_z ≈ f_c/4 = 25kHz，极点频率f_p ≈ f_c×4 = 400kHz。
3. 由零点频率计算R₁C₁ = 1/(2π×25kHz) = 6.37μs。
4. 由极点频率计算R₁C₂ = 1/(2π×400kHz) = 0.398μs。
5. 在穿越频率处，开环增益为1，可解出C₁ ≈ 1.2nF，R₁ ≈ 5.3kΩ，C₂ ≈ 120pF。

仿真验证显示，锁定时间约15μs，相位裕度实测54°，与设计目标吻合。此案例说明，模拟PLL的参数设计是一个“带宽—稳定性—噪声”三方权衡的过程。

4.1.4 常见误区与总结

4.2 环路带宽与相位噪声的权衡

4.2.1 核心原理：噪声传递函数与带宽的关系

PLL的相位噪声由多个噪声源贡献：参考时钟噪声、PFD/CP噪声、环路滤波器噪声、VCO噪声和分频器噪声。这些噪声源通过不同的传递函数影响输出相位噪声。环路带宽决定了噪声的“分水岭”：

• 带内（f < f_c）：参考噪声、PFD/CP噪声和分频器噪声主导，它们通过低通传递函数被抑制，但带内噪声基底由这些模块决定。
• 带外（f > f_c）：VCO噪声主导，其高通传递函数使得VCO噪声在带外直接呈现，带宽越宽，VCO噪声被抑制得越多。

因此，环路带宽的选择本质上是在“抑制参考路径噪声”和“抑制VCO噪声”之间寻找最优折中。对于SerDes应用，通常要求参考时钟噪声较低，因此带宽可以适当放宽以抑制VCO噪声；反之，若参考时钟噪声较大，则需要收窄带宽。

4.2.2 判断方法：如何选择最优环路带宽

工程上常用“噪声交叉点”法：将参考路径噪声（折算到输出）与VCO自由运行噪声（折算到输出）画在同一张图上，两条曲线的交点即为最优带宽。若带宽小于交叉点，则VCO噪声主导；若大于交叉点，则参考路径噪声主导。

具体操作步骤：

1. 测量或估算参考时钟的相位噪声谱密度S_ref(f)。
2. 测量或估算VCO自由运行的相位噪声谱密度S_vco(f)。
3. 将两者分别乘以各自的传递函数模平方，折算到输出端。
4. 找到两条折算后曲线的交点频率，即为最优环路带宽。

在实际设计中，还需考虑锁定时间要求。若锁定时间要求严格（如PCIe Gen5要求<10μs），则带宽不能太窄，通常需要f_c ≥ 1/(锁定时间×5)。

4.2.3 案例拆解：SerDes参考时钟噪声优化

某高速SerDes接收端使用100MHz参考时钟，其相位噪声在10kHz偏移处为-120dBc/Hz，在1MHz偏移处为-140dBc/Hz。VCO自由运行频率为5GHz，其相位噪声在1MHz偏移处为-105dBc/Hz（折算到5GHz）。

通过计算，最优环路带宽约为500kHz。若将带宽设为200kHz，则VCO噪声在带外无法被有效抑制，输出抖动增加约30%；若将带宽设为1MHz，则参考路径噪声在带内被放大，输出抖动增加约20%。最终选择500kHz带宽，配合三阶滤波器，实现了总RMS抖动约0.8ps，满足PCIe Gen4规范。

此案例说明，环路带宽不是孤立参数，必须结合具体噪声源特性进行联合优化。

4.2.4 常见误区与总结

4.3 锁定时间分析与瞬态行为

4.3.1 核心原理：锁定时间的定义与影响因素

锁定时间（Lock Time）定义为从频率阶跃或相位阶跃开始，到PLL输出频率进入并保持在目标频率的容差范围内（通常为±100ppm或±1%）所需的时间。锁定时间由环路的带宽、阻尼因子和初始频率误差共同决定。

对于Type II Order III环路，锁定时间近似为：

t_lock ≈ 4 / (ζ × ω_n)

其中ω_n为自然角频率，ζ为阻尼因子。可以看出，带宽越宽（ω_n越大），锁定越快；阻尼因子越大，过冲越小但锁定时间可能略增。

实际锁定过程分为两个阶段：频率捕获（频率差从初始值减小到环路带宽内）和相位锁定（相位误差收敛到稳态）。频率捕获时间取决于环路捕获带（Pull-in Range），而相位锁定时间取决于环路带宽。

4.3.2 判断方法：如何测量与验证锁定时间

在仿真或实测中，锁定时间的测量方法如下：

1. 给PLL施加一个频率阶跃（例如从5.0GHz跳变到5.1GHz）。
2. 监测VCO控制电压或输出频率的瞬态响应。
3. 记录输出频率首次进入目标频率±容差范围且不再超出的时间点。
4. 重复多次取平均值，以消除随机噪声影响。

在SerDes应用中，锁定时间通常要求小于参考时钟周期的10⁴倍。例如，100MHz参考时钟对应锁定时间<100μs。

4.3.3 案例拆解：快速锁定与低抖动的折中

某PCIe Gen5时钟发生器要求锁定时间<10μs，同时RMS抖动<0.5ps。初始设计采用100kHz带宽，锁定时间约20μs，不满足要求。将带宽提升至300kHz后，锁定时间降至8μs，但RMS抖动恶化至0.7ps。

解决方案是采用自适应带宽切换：在频率捕获阶段使用宽带宽（500kHz）快速锁定，在相位锁定阶段切换至窄带宽（100kHz）以优化抖动。这种技术在模拟PLL中实现复杂，但在ADPLL中可以通过数字控制字轻松实现，这也是ADPLL的一大优势。

4.3.4 常见误区与总结

4.4 模拟PLL到ADPLL的过渡：关键差异与设计启示

4.4.1 核心原理：离散化带来的新问题

ADPLL将模拟PLL中的连续时间信号转换为离散时间数字信号，这带来了三个根本性变化：

• 相位比较数字化：TDC量化相位差，引入量化噪声，其功率与TDC分辨率成反比。
• 环路滤波数字化：数字滤波器系数可编程，但需要处理有限字长效应和溢出问题。
• 振荡器数字化：DCO通过数控字（FCW）控制频率，其增益K_DCO非线性且随工艺变化。

这些变化使得ADPLL的分析必须使用z变换，且稳定性判据从连续域的相位裕度转变为离散域的相位裕度与增益裕度。但核心的负反馈控制律、带宽与噪声的权衡、锁定时间的折中原则依然适用。

4.4.2 判断方法：如何将模拟PLL设计经验迁移到ADPLL

迁移的关键在于“参数映射”：

模拟PLL参数	ADPLL对应参数	设计注意事项
ICP（电荷泵电流）	TDC增益KTDC = 1/Δt	Δt越小，带内噪声越低，但功耗增加
R1C1（滤波器零点）	数字滤波器系数α（比例项）	α决定相位裕度，需根据KDCO校准
KVCO（压控增益）	KDCO（数控增益）	KDCO需在线校准，否则环路增益漂移
环路带宽fc	数字环路带宽（由α、β系数决定）	需考虑TDC量化噪声与DCO量化噪声
锁定时间	数字锁定检测器	可编程锁定窗口，支持自适应带宽

4.4.3 案例拆解：从模拟PLL到ADPLL的移植实例

某团队将一款用于SATA的模拟PLL（0.18μm CMOS）移植到28nm CMOS的ADPLL。模拟PLL的环路带宽为200kHz，锁定时间约15μs，RMS抖动约1.2ps。移植过程中，首先将PFD/CP替换为TDC（分辨率5ps），将VCO替换为DCO（K_DCO = 10MHz/LSB），将模拟滤波器替换为数字IIR滤波器。

初始仿真发现，ADPLL的带内噪声比模拟PLL高约6dB，原因是TDC量化噪声。通过提高TDC分辨率至2ps，并增加数字滤波器阶数，最终实现了RMS抖动0.9ps，优于原模拟PLL。锁定时间通过自适应带宽控制缩短至8μs。

此案例表明，ADPLL并非简单替换模拟模块，而是需要重新优化噪声分配与带宽策略。

4.4.4 常见误区与总结