2、SerDes基础与信号完整性：高速串行链路模型、NRZ/PAM4编码、信道损耗、ISI与抖动来源
高速SerDes设计本质上是在有损信道中实现可靠、低误码率的数据传输。无论是全数字锁相环（ADPLL）还是全数字时钟数据恢复（ADCDR），其核心任务都是对抗信道非理想性带来的信号劣化。本章从物理层基础出发，建立高速串行链路的完整模型，深入剖析NRZ与PAM4编码的差异、信道损耗的频域特性、码间干扰（ISI）的时域成因，以及抖动的分类与预算方法。这些概念是后续设计ADPLL环路带宽、CDR鉴相器结构以及均衡器参数的根本依据。
2.1 高速串行链路模型与信道特性
核心原理：从发送端到接收端的完整链路
一条完整的高速SerDes链路由发射机（TX）、传输信道（Channel）和接收机（RX）三大部分构成。发射机将并行数据经并串转换后，通过驱动器和均衡器（FFE）输出差分信号；信道包括PCB走线、过孔、连接器、电缆以及封装引线；接收机则包含前端放大器、连续时间线性均衡器（CTLE）、判决反馈均衡器（DFE）、时钟数据恢复（CDR）以及串并转换逻辑。在ADPLL与全数字CDR架构中，接收机前端通常还包含高速ADC或直接使用比较器阵列，将模拟信号转换为数字域进行处理。
信道在频域上表现为一个低通滤波器。随着频率升高，趋肤效应导致导体电阻按√f增大，介质损耗因子（tanδ）则使绝缘材料的损耗角正切随频率线性增加。对于FR4板材，在10GHz频点，一段10cm走线的插入损耗通常可达-10dB以上；在56Gbps PAM4应用中，Nyquist频率为14GHz，信道损耗往往超过-25dB。这种频率相关的衰减直接导致时域波形展宽，产生码间干扰。
判断方法：信道损耗的评估指标
- 插入损耗（IL）：S参数中的S21，表示信号从端口1到端口2的传输增益，单位为dB。设计目标通常要求Nyquist频率处IL ≥ -30dB。
- 回波损耗（RL）：S11或S22，反映阻抗匹配程度，一般要求≤ -15dB。
- 串扰（XT）：近端串扰（NEXT）和远端串扰（FEXT），在差分系统中通常要求≤ -40dB。
- 信道带宽：-3dB带宽应至少为信号波特率的0.7倍，否则ISI将急剧恶化。
| 信道类型 | 典型损耗@14GHz | 适用速率 | 均衡需求 |
|---|---|---|---|
| 短走线（<5cm FR4） | -5 ~ -8 dB | ≤ 32Gbps NRZ | CTLE即可 |
| 中长走线（10-20cm） | -12 ~ -20 dB | ≤ 56Gbps PAM4 | CTLE + 1~2 tap DFE |
| 长走线/背板（>30cm） | -25 ~ -35 dB | ≥ 112Gbps PAM4 | FFE + CTLE + 多tap DFE |
2.2 NRZ与PAM4编码：速率与信噪比的权衡
核心原理：两种调制方式的本质差异
NRZ（Non-Return-to-Zero）使用两个电平（0和1）表示1比特信息，波特率等于比特率。PAM4则使用四个电平（00、01、10、11）表示2比特信息，波特率仅为比特率的一半。以56Gbps为例，NRZ需要56Gbaud的符号率，而PAM4仅需28Gbaud。降低波特率意味着信号占据更窄的频谱带宽，从而显著减小信道损耗——这是PAM4在112Gbps及以上速率成为主流的核心原因。
然而，PAM4的代价是信噪比（SNR）的损失。在相同峰峰电压摆幅下，PAM4的相邻电平间隔仅为NRZ的1/3，理论上SNR降低约9.5dB（20log₁₀3）。这意味着PAM4系统对噪声、抖动和ISI的容忍度大幅下降，必须依赖更强的均衡和更精确的时钟恢复。
判断方法：编码方式的选择依据
- 速率阈值：当比特率≤ 32Gbps时，NRZ仍是主流；56Gbps以上PAM4成为必然选择。
- 信道损耗预算：若Nyquist频率处损耗超过-20dB，NRZ几乎无法工作，PAM4配合均衡可扩展至-30dB以上。
- 功耗与复杂度：PAM4的发射机需要多电平驱动器（通常为电流舵DAC），接收机需要多比特ADC或3个比较器，功耗和面积显著增加。
2.3 码间干扰（ISI）的机理与量化
核心原理：ISI如何产生并影响信号
ISI的本质是信道带宽不足导致的前一符号能量拖尾叠加到当前符号上。在时域上，信道脉冲响应h(t)具有非零持续时间，当符号周期T小于h(t)的持续时间时，相邻符号相互重叠。ISI的严重程度取决于信道截止频率与波特率的比值。对于一阶RC模型，若-3dB带宽f₃dB = 0.5/T，则ISI导致的眼图闭合度可达40%以上。
在频域上，ISI表现为Nyquist频率处的幅度衰减和相位非线性。幅度衰减直接降低眼高，相位非线性则引起符号过零点的偏移，即数据相关抖动（DDJ）。DDJ是确定性抖动的主要组成部分，其峰峰值与信道损耗成正比。
判断方法：ISI的量化指标
- 眼图张开度：眼高（Eye Height）和眼宽（Eye Width），分别反映幅度裕度和时间裕度。
- 脉冲响应抽头：将信道脉冲响应按UI（Unit Interval）采样，主抽头（h₀）与预/后光标（h₋₁, h₊₁, h₊₂...）的比值直接决定均衡器tap数需求。
- 浴盆曲线（Bathtub Curve）：BER随采样相位变化的曲线，用于评估CDR最佳采样点位置。
| ISI严重程度 | 主抽头/最大旁瓣 | 眼高（归一化） | 所需DFE tap数 |
|---|---|---|---|
| 轻度 | > 10:1 | > 0.7 | 0-1 |
| 中度 | 5:1 ~ 10:1 | 0.4 ~ 0.7 | 2-3 |
| 重度 | < 5:1 | < 0.4 | 4-6 |
2.4 抖动来源与分类
核心原理：抖动的统计特性与系统影响
抖动定义为信号边沿偏离理想位置的时变偏移，分为随机抖动（RJ）和确定性抖动（DJ）。RJ服从高斯分布，来源于热噪声、散粒噪声和闪烁噪声，其峰峰值随观测时间增长而增大，通常以RMS值表示。DJ有界，包括数据相关抖动（DDJ，即ISI）、占空比失真（DCD）和串扰抖动（Crosstalk）。在高速链路中，总抖动（TJ）的估算公式为：TJ = DJ + n × RJ，其中n取决于目标BER（BER=1e-15时n≈14）。
从CDR角度，抖动可分为高频抖动和低频抖动。低频抖动（<环路带宽）可被CDR跟踪并消除；高频抖动（>环路带宽）则无法跟踪，直接表现为采样相位误差。因此，CDR环路带宽的设计本质上是抖动跟踪与噪声抑制的折中。
案例拆解：56Gbps PAM4链路抖动预算
某项目采用PAM4调制，波特率28Gbaud，UI=35.7ps。系统抖动预算如下：
- 发射机抖动：RJ=0.3ps RMS，DJ=2ps（含DCD和FFE非线性）。
- 信道ISI：DDJ=6ps（经CTLE+DFE补偿后残余）。
- 接收机噪声：等效抖动RJ=0.4ps RMS。
- 电源噪声：引起DJ=1.5ps。
总抖动计算：TJ = (2+6+1.5) + 14×√(0.3²+0.4²) = 9.5 + 7 = 16.5ps。该值占UI的46%，接近PAM4接收机的极限（通常要求TJ < 0.5UI）。通过优化DFE tap系数将DDJ降至4ps，并增加CDR环路带宽至5MHz以跟踪部分低频抖动，最终TJ降至12ps，满足系统BER要求。
2.5 信号完整性对ADPLL/CDR设计的约束
核心原理：SI参数如何转化为CDR设计指标
信号完整性分析的结果——眼图张开度、抖动分布、BER曲线——直接决定了CDR的三大关键参数：环路带宽、鉴相器增益（Kpd）和数字环路滤波器系数。眼图张开度小意味着采样裕量小，要求CDR的采样相位误差更小，即环路带宽需要适当增大以跟踪更多抖动；但带宽增大又会引入更多高频噪声，形成矛盾。全数字CDR的优势在于可以通过数字滤波器灵活配置带宽，甚至实现自适应带宽调整。
操作流程：从SI仿真到CDR参数设定
- 提取信道模型：使用HFSS/SIwave仿真或VNA实测获得S参数。
- 时域仿真：在ADS/SystemVue中搭建链路，加入TX/RX均衡器，获得眼图和抖动数据。
- 提取抖动谱：对恢复时钟做频谱分析，区分低频和高频分量。
- 设定CDR带宽：使环路带宽位于抖动谱的“拐点”附近，通常为1-10MHz。
- 验证BER：通过浴盆曲线确认采样裕量，必要时调整均衡器或CDR参数。
| SI参数 | 对CDR的影响 | 设计对策 |
|---|---|---|
| 眼宽减小 | 采样裕量下降，BER恶化 | 增大环路带宽，优化鉴相器 |
| 高频抖动增大 | 采样相位噪声增加 | 降低环路带宽，增加数字滤波阶数 |
| DDJ严重 | 数据相关相位偏移 | 配合DFE，采用边沿/数据双采样 |
| 串扰抖动 | 无界抖动，难以跟踪 | 屏蔽/布线优化，CDR无法根治 |