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高速SerDes全数字锁相环ADPLL与全数字CDR架构设计

共计 30 章节

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高速SerDes系统概述 · ADPLL与全数字CDR在其中的角色 · 课程学习路径与目标

课程导入SerDes

SerDes基础与信号完整性

高速串行链路模型 · NRZ/PAM4编码 · 信道损耗

SerDes信号完整性

时钟与数据恢复基础

CDR功能 · 时钟恢复原理 · 相位与频率跟踪

时钟数据恢复基础

锁相环基础

模拟PLL架构与传递函数 · 环路带宽 · 相位噪声

锁相环基础PLL

全数字锁相环ADPLL架构

数字环路滤波器 · 数控振荡器DCO · 时间数字转换器TDC

ADPLL全数字锁相环

ADPLL关键模块设计

TDC量化误差与分辨率 · DCO频率调谐与线性化 · 数字环路滤波器参数设计

ADPLL关键模块设计

ADPLL建模与仿真

使用Verilog/SystemVe… · 相位噪声与锁定瞬态仿真

ADPLL噪声与稳定性分析

量化噪声 · 相位噪声 · 环路稳定性

全数字CDR架构

基于过采样 · 基于相位插值 · 基于数字鉴相器的CDR结构对比

数字鉴相器设计

Alexander鉴相器 · Muller-Mueller算法 · 基于TDC的鉴相器实现

数字鉴相器设计Alexander

CDR环路滤波器设计

比例积分PI控制器 · 数字环路滤波器系数计算 · 带宽与抖动容限

CDR环路滤波器设计

CDR锁定检测与自适应

锁定检测算法 · 频率捕获辅助 · 自适应带宽调整

CDR锁定检测

ADPLL与CDR协同设计

ADPLL作为时钟源 · CDR与ADPLL的接口 · 共享数字逻辑与电源噪声抑制

高速SerDes收发机架构

TX端FIFO · 串行器 · 均衡器

均衡与CDR的交互

CTLE/DFE对CDR的影响 · 均衡后的眼图与抖动 · CDR采样点优化

抖动传递与抖动容限

抖动传递函数 · 抖动容限测试 · CDR带宽与抖动滤波的关系

抖动传递抖动容限

全数字CDR的Verilog实现

模块划分 · RTL编码 · 仿真测试平台搭建

ADPLL的Verilog实现

DCO · TDC · 数字滤波器RTL设计

FPGA原型验证

在FPGA上实现ADPLL与CDR · 使用高速收发器进行实测 · 调试技巧

FPGA原型验证

ASIC实现考虑

工艺节点影响 · 数字标准单元实现 · 低功耗设计

ASIC实现考虑

高速SerDes标准与规范

PCIe · USB · 以太网等对CDR/ADPLL的要求

高级调制与CDR

PAM4下的CDR挑战 · 多电平判决 · 眼图与误码率

CDR高级调制

数字辅助模拟技术

混合信号协同设计 · 数字校准算法 · PVT补偿

数字辅助模拟技术混合信号协同设计

常见问题与调试

锁定失败 · 抖动过大 · 误码率高

常见问题调试

性能优化与进阶

降低量化噪声 · 提高DCO分辨率 · 优化环路带宽

性能优化进阶

设计一个10Gbps SerDes… · 从规格定义到RTL仿真

项目实战Gbps

ADPLL频率综合器设计 · 目标频率与相位噪声指标 · 完成建模与验证

项目实战ADPLL

完整高速SerDes PHY设计流程 · 集成ADPLL与CDR · 进行系统级仿真

综合案例SerDes

全数字CDR在先进工艺下的挑战 · 机器学习辅助CDR · 光互连中的CDR

前沿趋势CDR

课程总结与综合提升

知识体系回顾 · 设计方法论总结 · 未来学习方向与资源推荐

课程总结综合提升