3、数字电源系统架构：数字控制芯片（DSP/MCU）选型、ADC采样、PWM生成、驱动电路、反馈通道与隔离设计
数字电源的核心价值在于“以算法替代模拟环路”，而算法必须运行在物理硬件之上。一套完整的数字电源系统架构，从功率级到数字控制芯片，再到上位机通信，涉及信号感知、模数转换、数字运算、PWM输出、功率驱动与隔离保护等多个环节。本章将沿着信号流与能量流的路径，系统拆解数字电源的硬件骨架，重点回答三个工程问题：如何选择控制芯片？如何设计高保真的采样与反馈通道？如何将数字运算结果可靠地转换为功率开关动作？
3.1 数字控制芯片选型：从资源需求到工程约束
核心原理：数字电源的控制芯片承担着“感知-决策-执行”的闭环任务。其选型逻辑与通用嵌入式系统有显著差异——不仅需要足够的CPU算力运行控制算法，更关键的是必须拥有高分辨率PWM、高速ADC、以及低延迟的中断响应能力。以典型的峰值电流模式Buck变换器为例，开关频率200kHz，控制环路带宽20kHz，数字控制器需要在每个开关周期内完成一次完整的采样-计算-更新占空比流程，留给算法的执行时间通常不超过2~3μs。这要求芯片的ADC转换时间、乘法累加运算周期和PWM寄存器更新延迟都必须达到纳秒至微秒级。
选型判断方法：工程上建议从以下五个维度建立选型矩阵：
| 维度 | 关键指标 | 典型要求（200kHz Buck） | 推荐器件示例 |
|---|---|---|---|
| PWM分辨率 | 占空比最小步进 | ≤ 1ns（即150ps级） | TMS320F28004x、STM32G474 |
| ADC性能 | 采样率/有效位数 | ≥ 3.5MSPS，ENOB≥11bit | F28004x内置12bit 3.46MSPS |
| 算法执行时间 | PID/2P2Z周期 | ≤ 1.5μs @ 200MHz主频 | C2000系列、GD32F470 |
| 中断延迟 | ADC→PWM更新 | ≤ 500ns | 硬件比较器+PWM联动 |
| 外设集成度 | 比较器/运放/通信 | 内置模拟比较器、PMBus | STM32G4、F28004x |
实战场景：某通信电源模块需要将开关频率提升至1MHz以缩小磁性元件体积。原方案采用STM32F103（PWM分辨率72MHz/1MHz=72级，占空比步进约1.39%），在轻载时输出电压纹波超标。升级为STM32G474后，其高分辨率定时器（HRTIM）在1MHz开关频率下仍能提供130ps级PWM分辨率，占空比步进降至0.013%，配合内置的12bit 5MSPS ADC，环路带宽从8kHz提升至25kHz，输出纹波从45mV降至12mV。该案例说明，芯片选型必须将PWM分辨率与开关频率的比值作为首要约束，而非单纯追求CPU主频。
3.2 ADC采样通道设计：精度、速度与抗混叠
核心原理：ADC采样是数字电源的“感知器官”，其精度直接决定控制环路的稳态误差。实际系统中，被采样信号往往叠加了开关纹波、共模噪声和高频干扰。以输出电压采样为例，Buck变换器输出端存在与开关频率相同的纹波分量（幅值可达几十mV），若直接送入ADC，会造成采样值抖动，导致环路误动作。因此，采样通道必须包含三个环节：差分放大（将高压信号调理至ADC输入范围）、抗混叠滤波（衰减高于奈奎斯特频率的分量）、ADC驱动（提供足够的建立时间）。
操作流程：设计一个高保真采样通道的推荐步骤如下：
- 确定采样点：输出电压从功率级远端引出，采用开尔文连接（Kelvin Sensing）避免地弹干扰；
- 信号调理：使用精密差分放大器（如INA240）将48V输出衰减至0~3.3V，同时抑制共模噪声；
- 抗混叠滤波：设计二阶RC低通滤波器，截止频率设为开关频率的1/5~1/10（例如200kHz开关频率，滤波截止20kHz）；
- ADC驱动：在ADC输入端放置一个高速运放（如OPA365）作为缓冲器，确保采样电容在转换时间内完全建立；
- 采样触发同步：将ADC触发信号与PWM载波同步，在开关周期中点采样，避开开关噪声尖峰。
案例拆解：某服务器电源模块在调试中发现，输出电压在轻载时波动达±2%，远超规格。通过示波器观察ADC输入引脚，发现存在幅值约300mV、频率为开关频率2倍的振铃。分析确认是采样时刻恰好落在开关管关断瞬间的振铃区间。解决方案：将ADC触发点从PWM周期起始处移至周期中点（即占空比50%处），并增加一级RC滤波（R=1kΩ，C=1nF，截止频率159kHz）。修改后，ADC采样值波动从±2%降至±0.3%，环路稳定性显著改善。
3.3 PWM生成与驱动电路：从数字信号到功率开关
核心原理：PWM生成是数字电源的“执行器官”。数字控制芯片输出的PWM信号通常是3.3V/5V逻辑电平，无法直接驱动功率MOSFET或GaN器件。驱动电路需要完成三项任务：电平移位（将逻辑电平提升至10~20V栅极驱动电压）、电流放大（提供足够的峰值驱动电流以快速充放电栅极电容）、死区控制（防止上下管直通）。以半桥结构为例，高端MOSFET的源极电位随开关状态浮动，必须采用自举电路或隔离驱动电源。
工程链路：完整的PWM驱动链路如下：
DSP ePWM模块 → 数字隔离器（ISO7741） → 隔离驱动芯片（UCC21520）
→ 栅极电阻（Rg=2.2Ω~10Ω） → 功率MOSFET（CSD19536）
→ 功率级输出（Vout）其中栅极电阻Rg的选择至关重要：Rg过小会导致栅极电压振铃过大，可能损坏器件；Rg过大会增加开关损耗。工程上通常采用“开-关分离”策略——开通电阻Rg_on=4.7Ω，关断电阻Rg_off=1Ω，通过两个反并联二极管实现。
实战案例：某48V-12V 20A同步Buck变换器，采用GaN FET（EPC2019）作为功率开关。GaN器件栅极耐压仅6V，且无体二极管，对驱动电路要求极高。初始设计使用传统硅MOSFET驱动芯片，导致GaN栅极过压击穿。重新设计后，采用专用GaN驱动芯片LMG1020（提供5V栅极驱动、1.5A峰值电流），并在栅极串联0Ω电阻以抑制振铃。同时，将PWM死区时间从20ns调整为5ns（GaN开关速度更快），效率从94.2%提升至96.8%。该案例表明，驱动电路必须与功率器件特性匹配，不能简单复用传统方案。
3.4 反馈通道与隔离设计：安全与精度的平衡
核心原理：在AC-DC或高压DC-DC应用中，数字控制芯片位于低压侧，而功率级可能位于高压侧（如PFC级、LLC初级），两者之间必须进行电气隔离。隔离设计包含三个层面：电源隔离（为高压侧电路提供独立供电）、信号隔离（传输PWM控制信号）、采样隔离（将高压侧电压/电流反馈至低压侧）。隔离方式的选择直接影响系统精度与成本：数字隔离器（如ISO7741）适合高速PWM信号，隔离运放（如AMC1301）适合模拟采样信号，而隔离电源模块（如B0505S）提供偏置电压。
设计方法：反馈通道的隔离设计应遵循以下原则：
- PWM信号隔离：优先选择数字隔离器，其传播延迟应小于100ns，且脉宽失真小于10ns，以保证占空比精度；
- 模拟采样隔离：使用隔离运放或Σ-Δ调制器，注意其带宽限制（通常为200kHz~1MHz），需评估对环路带宽的影响；
- 隔离电源：隔离电源的输出噪声应小于50mVpp，否则会耦合到模拟采样电路，降低信噪比；
- 安全间距：隔离栅两侧的爬电距离需满足IEC 60950/62368标准，例如加强绝缘要求≥8mm（AC 250V工作电压）。
案例复盘：某3kW LLC谐振变换器，控制芯片（TMS320F280049）位于次级侧，初级侧为400V母线。初始方案采用光耦隔离PWM信号，发现光耦的传播延迟（约500ns）随温度漂移严重，导致死区时间不稳定，在满载时出现桥臂直通烧毁。改进方案：改用ISO7741数字隔离器（传播延迟11ns，温漂极小），并将死区时间从200ns调整为150ns。同时，输出电压采样采用AMC1301隔离运放，其固定增益1/8，将400V母线电压衰减至50mV~2V范围，配合次级侧ADC实现精确采样。改进后系统在-40℃~+85℃范围内稳定运行，故障率显著下降。