1. PCIe信号完整性测试全景
PCIe（Peripheral Component Interconnect Express）从2003年的1.0版本起步，到今天已经演进到6.0乃至7.0规范草案阶段。每一代速率翻倍，带来的不只是"更快"这么简单——它把信号完整性（Signal Integrity, SI）从"设计后期补救项"推到了"架构定义阶段就必须回答的问题"。本章作为全课程的开篇，先建立一张全景地图：协议演进如何改变物理层的电气约束、Keysight测试方案在链路中的定位、以及后续29章要解决的具体问题。
一、协议演进：速率翻倍背后的电气代价
PCIe的速率演进可以用一条清晰的数字链来记忆：Gen1 2.5 GT/s、Gen2 5.0 GT/s、Gen3 8.0 GT/s、Gen4 16.0 GT/s、Gen5 32.0 GT/s、Gen6 64.0 GT/s。注意单位是GT/s（Giga Transfers per second，每秒千兆传输次数），不是Gbps。因为PCIe采用8b/10b编码（Gen1/Gen2）或128b/130b编码（Gen3及以上），实际有效带宽要乘以编码效率。例如Gen4 x16的理论单向带宽约为32 GB/s，这是16条lane、每条16 GT/s、128b/130b编码共同作用的结果。
速率提升对SI的直接影响体现在三个维度。第一是奈奎斯特频率上移：Gen5的32 GT/s对应基频16 GHz，信号能量主要分布在0～16 GHz，而Gen1的2.5 GT/s只需关注1.25 GHz。这意味着PCB走线的介质损耗、过孔stub谐振、连接器阻抗不连续在Gen5上全部被放大。第二是单位间隔（UI）缩短：Gen5的UI只有31.25 ps，Gen6进一步压缩到15.625 ps，抖动预算被压缩到几个皮秒量级，参考时钟的相位噪声、电源噪声耦合都成为不可忽略的抖动来源。第三是信道损耗预算收紧：PCIe规范对Gen5给出的插入损耗预算约36 dB @ 16 GHz，而Gen3只有约22 dB @ 4 GHz，损耗斜率更陡，均衡压力更大。
为应对这些挑战，PCIe在协议层引入了发送端FFE（Feed Forward Equalization，前馈均衡）、接收端CTLE（Continuous Time Linear Equalization，连续时间线性均衡）和DFE（Decision Feedback Equalization，判决反馈均衡），Gen6更进一步引入PAM4调制和FLIT模式。这些机制不是"可选项"，而是链路能否闭合（link up）的必要条件。测试工程师必须理解：测什么、在哪里测、用什么判据，这三件事随协议版本变化而变化。
二、Keysight测试方案的定位
Keysight在PCIe SI测试领域的方案可以按"信号链位置"来理解。从发送端芯片的TX引脚出发，信号经过封装、PCB走线、连接器、线缆，到达接收端RX引脚。测试点通常分布在三个位置：发送端测试点（TP1/TP2，用于发送端眼图、抖动、FFE测量）、接收端测试点（TP3/TP4，用于接收端容限测试）、以及协议层测试点（用于链路训练、LTSSM状态机验证）。
Keysight的核心工具链包括：Infiniium UXR系列示波器（高带宽实时示波器，用于物理层波形采集）、DCA-X采样示波器（用于高精度眼图和TDR/TDT测量）、BERT（Bit Error Ratio Tester，误码率测试仪）（用于接收端容限和抖动容限测试）、ENA/PLTS矢量网络分析仪（用于S参数和信道表征）、以及ADS/SystemVue仿真平台（用于信道建模和均衡算法验证）。这些工具不是孤立使用的，而是围绕"发送端—信道—接收端"这条信号链形成闭环。
一个典型的Gen5测试流程是：先用VNA测量信道S参数，导入ADS做信道仿真，得到均衡后的眼图预测；再用示波器在TP2采集发送端波形，用Keysight的PCIe一致性测试软件做眼图模板、抖动分解和FFE系数提取；最后用BERT在TP4做接收端压力眼图测试，验证接收机在规范定义的抖动和损耗条件下的误码率是否低于1E-12。这个流程中，每一步的输出都是下一步的输入，任何一步的余量不足都会导致最终链路无法闭合。
三、课程学习地图与实战目标
本课程共30章，按"基础—测量—分析—调试—验证"的逻辑展开。前5章建立协议演进、测试点定义、仪器选型和夹具去嵌的基础认知；第6～12章深入发送端测试，包括眼图模板、抖动分解（TJ/RJ/DJ/DDJ）、FFE测量和预加重设置；第13～18章聚焦信道表征，涵盖S参数、TDR、插入损耗/回波损耗、串扰和阻抗匹配；第19～24章讲解接收端测试，包括CTLE/DFE均衡、压力眼图校准、误码率测试和抖动容限；第25～30章进入系统级调试，覆盖LTSSM状态机、链路训练失败排查、电源完整性耦合和常见故障树。
实战目标可以概括为三句话：看得懂波形——能从眼图、浴盆曲线、抖动分解图中读出链路健康状态；算得清预算——能根据规范损耗预算和实测S参数判断链路余量；找得到根因——当链路无法闭合时，能按信号链顺序定位是发送端、信道还是接收端的问题。这三项能力贯穿全部30章，也是本课程区别于"仪器操作手册"的核心价值。
四、从"知道"到"做到"：本课程的实战锚点
全景图建立之后，需要明确一个关键认知：PCIe SI测试不是"把仪器接上、跑个软件、看眼图张开"这么简单。真正的难点在于测试条件的复现性和结果判据的准确性。举个例子，Gen5发送端测试要求使用特定的参考接收机模型（参考均衡器+参考时钟恢复），如果示波器的去嵌设置、夹具损耗补偿、或者CDR环路带宽与规范不一致，测出来的眼高可能相差几十毫伏，足以让一个"合格"的链路被误判为"不合格"。
因此，本课程在每个测试环节都会强调三件事：测试配置的规范依据（为什么这样设置）、关键参数的物理含义（这个数字代表什么）、结果判读的边界条件（什么情况下结论可信）。例如在抖动分解中，TJ = RJ + DJ，而DJ又包含DDJ、DCD、ISI等分量，不同分量的统计特性不同，外推方法也不同。如果混淆了随机抖动和确定性抖动的处理方式，1E-12误码率对应的总抖动就会算错。