4. 系统时钟与电源管理配置

在数字电源控制中，时钟不是“背景参数”，而是决定控制环路时序精度的基准。以 TI C2000（如 TMS320F28004x、F2837x 系列）为例，PWM 载波周期、ADC 采样触发、控制中断（如 EPWM 的 SOC 触发 ISR）以及通信外设的波特率，全部由系统时钟树派生。若时钟配置不当，轻则通信误码、采样与控制错拍，重则环路相位裕度下降、输出纹波增大。本节围绕 PLL、时钟树、外设时钟使能、低功耗模式与看门狗五个环节，说明如何把时钟“配准、配稳、配安全”。

一、时钟源与 PLL：把外部晶振倍频到系统频率

C2000 的时钟源通常有两类：内部振荡器 INTOSC1/INTOSC2（精度较低，约 ±1%，适合上电初期或低成本场景）和外部晶振 XTAL（精度高，典型 ±30 ppm，适合数字电源对时序敏感的应用）。系统时钟路径为：时钟源 → OSCCLK → PLL → PLLSYSCLK → CPU 与各外设分频。以 F28004x 为例，若外部晶振为 20 MHz，目标 SYSCLK 为 100 MHz，则 PLL 倍频系数需配置为 100/20 = 5。配置顺序必须遵循“先切到 INTOSC、再改 PLL、最后切回 XTAL”的安全流程，避免在 PLL 未锁定时切换时钟源导致 CPU 跑飞。

PLL 锁定需要时间，典型锁定时间在几十微秒量级。代码中应轮询 PLLSTS 的 LOCKS 位，确认锁定后再切换系统时钟源。示例配置片段如下：

// 假设 XTAL=20MHz, 目标 SYSCLK=100MHz
InitSysCtrl();
// 1. 选择 INTOSC2 作为临时时钟源
ClkCfgRegs.CLKSRCCTL1.bit.OSCCLKSRCSEL = 1;
// 2. 配置 PLL: 倍频 5 分频 1
ClkCfgRegs.SYSPLLMULT.bit.IMULT = 5;
ClkCfgRegs.SYSPLLMULT.bit.ODIV = 0;
// 3. 使能 PLL
ClkCfgRegs.SYSPLLCTL1.bit.PLLEN = 1;
// 4. 等待锁定
while(ClkCfgRegs.SYSPLLSTS.bit.LOCKS != 1);
// 5. 切换系统时钟到 PLL
ClkCfgRegs.CLKSRCCTL1.bit.OSCCLKSRCSEL = 0;

注意：不同芯片的寄存器名与位域可能不同，实际工程应以对应 TRM 为准。上述参数为教学示例，不代表某一具体型号的实测结果。

二、时钟树：从 PLLSYSCLK 到各外设分频

PLL 输出 PLLSYSCLK 后，通过时钟树分配到 CPU、EPWM、ADC、SCI、SPI、CAN 等模块。关键分频寄存器包括：SYSCLKDIVSEL（系统时钟分频）、EPWMCLKDIV（EPWM 时钟分频）、ADCCLKPS 与 ADCCTL2 中的分频位。数字电源中，EPWM 时钟通常等于 SYSCLK（如 100 MHz），TBCLK 再经 HSPCLKDIV 与 CLKDIV 分频得到载波计数时钟。例如 EPWMCLKDIV=1、HSPCLKDIV=1、CLKDIV=1 时，TBCLK=100 MHz；若设置 TBPRD=1000，则 PWM 频率为 100 MHz/(2×1000)=50 kHz，对应周期 20 μs。ADC 采样时刻由 EPWM 的 SOC 触发，因此 ADC 时钟必须与 EPWM 保持确定的相位关系，否则采样点会漂移。

C2000 系统时钟树与电源管理关系示意 INTOSC1/2 内部振荡器 XTAL 20MHz 外部晶振 OSCCLK 选择 PLL ×5 倍频 锁定检测 LOCKS PLLSYSCLK 100 MHz SYSCLKDIVSEL CPU / C28x 内核 100 MHz EPWM 模块 EPWMCLKDIV → TBCLK ADC 模块 ADCCLKPS 分频 SCI / SPI / CAN 通信波特率分频 外设时钟使能 PCLKCRx EPWM1ENCLK / ADCENCLK 未使能 = 外设无时钟、不工作 低功耗模式 IDLE / STANDBY / HALT 唤醒源：GPIO / 看门狗 看门狗 WD WDCLK 分频 / 喂狗 超时 → 复位或中断 关键约束：PWM 载波周期 = 1 / (TBCLK / (2 × TBPRD))；ADC 采样点由 EPWM SOC 触发，必须与 TBCLK 同源。 低功耗唤醒后需重新确认 PLL 锁定与时钟树分频，避免外设时钟异常导致控制中断丢失。

三、外设时钟使能：不使能就等于“断电”

C2000 为降低功耗，每个外设都有独立的时钟门控位，集中在 PCLKCR0~PCLKCRx 寄存器中。例如 EPWM1 对应 PCLKCR2 的 EPWM1ENCLK，ADC-A 对应 PCLKCR13 的 ADCENCLK。若忘记使能，外设寄存器可写但模块不工作，表现为 PWM 无输出、ADC 不转换、SCI 不发数据。工程上建议在初始化函数中按“先使能时钟、再配置寄存器、最后使能模块”的顺序执行，并在调试时用示波器观察 EPWM 引脚是否有波形，作为时钟使能是否生效的快速判据。

四、低功耗模式与看门狗：安全与实时性的平衡

C2000 提供 IDLE、STANDBY、HALT 等低功耗模式。IDLE 仅关闭 CPU 时钟，外设继续运行，适合等待 ADC 中断的间隙；STANDBY 关闭大部分外设时钟，仅保留唤醒源；HALT 关闭内部振荡器，功耗最低但唤醒时间最长。数字电源通常不建议在运行中进入 HALT，因为会丢失 PWM 与 ADC 的同步关系。若确需低功耗待机，应在进入前停止 PWM 输出、保存控制状态，并在唤醒后重新执行 PLL 锁定与时钟树校验。

看门狗（WD）由 WDCLK 驱动，通过 WDCNTR 计数，超时后触发复位或中断。数字电源中，看门狗用于防止控制中断卡死导致功率级失控。典型配置：WDCLK 分频后约 1 MHz，WDCNTR 预置值 0xFFFF，则超时约 65 ms。喂狗应放在控制中断（如 EPWM ISR）中，而不是主循环，这样一旦控制中断丢失，看门狗能及时复位。注意：喂狗周期必须小于超时周期，且不能放在可能被阻塞的代码路径中。

调试提示：若系统上电后 PWM 无输出，按“时钟源→PLL 锁定→PLLSYSCLK→外设时钟使能→EPWM 配置”顺序逐级排查。用示波器测 XTAL 引脚是否有 20 MHz 正弦波，再测 EPWM 输出引脚，可快速定位是时钟问题还是配置问题。
注意：修改 PLL 倍频或时钟源切换时，必须确保当前时钟源稳定且 PLL 已锁定。若在 PLL 未锁定时切换，CPU 可能执行错误指令，导致 Flash 中的控制参数被误写。建议在切换前后加入软件延时与状态回读。

五、配置检查清单（示例）

检查项 典型值/状态 判断依据
XTAL 起振 20 MHz 示波器测 XTAL 引脚有稳定正弦波
PLL 锁定 LOCKS=1 轮询 SYSPLLSTS 位
SYSCLK 100 MHz SYSCLKDIVSEL 分频正确
EPWM 时钟使能 EPWM1ENCLK=1 PCLKCR2 对应位为 1
ADC 时钟使能 ADCENCLK=1 PCLKCR13 对应位为 1
看门狗喂狗 ISR 内周期喂狗 WDCNTR 不溢出

时钟与电源管理的配置质量，最终体现在控制环路的时序一致性上。PLL 提供稳定高频基准，时钟树保证各外设同源分频，外设时钟使能决定模块是否工作，低功耗模式与看门狗则在异常时提供安全边界。把这五者按“先时钟、后外设、再安全”的顺序配置并逐项验证，才能让数字电源的实时控制时序真正可控、可复现。

← 上一章 📖 返回目录 下一章 →