📚 课程目录第4章电源分配网络阻抗基础

4. 电源分配网络阻抗基础

电源分配网络（PDN）设计的核心目标，可以浓缩成一句话：在芯片正常工作所需的全部频率范围内，让从稳压模块输出端到芯片电源引脚之间的阻抗足够低，使负载电流的瞬态变化不会在电源引脚上产生超出允许范围的电压波动。围绕这句话，本节建立三个关键概念：目标阻抗、频域阻抗曲线，以及去耦电容的阻抗特性与谐振机理。

一、目标阻抗：把电压噪声预算翻译成阻抗指标

芯片对电源噪声的容忍度通常以电压容差表示。例如某器件要求 1.0 V 供电，允许 ±5% 波动，则允许的电压纹波峰峰值为 100 mV。若该器件在开关瞬间的最大瞬态电流变化为 ΔI = 2 A，那么 PDN 在该频段内必须满足的阻抗上限为：

Z_target = ΔV_allowed / ΔI
         = 100 mV / 2 A
         = 50 mΩ

这就是目标阻抗。它不是一个可以随意设定的数字，而是由“电压容差”和“最大瞬态电流”共同决定的硬约束。需要注意两点：第一，ΔV_allowed 应扣除稳压模块自身的静态误差和纹波余量，留给 PDN 的预算往往小于总容差；第二，ΔI 应取芯片最恶劣的瞬态电流阶跃，而不是平均电流。若把 2 A 误用为平均电流，目标阻抗会被严重高估，导致去耦设计不足。

目标阻抗在整个频段上是一条水平线，但实际 PDN 阻抗曲线是随频率起伏的。工程上要求的是：在关注频段内，阻抗曲线的每一个峰值都低于目标阻抗线。因此目标阻抗的作用是“判据”，而不是“设计值”。

二、频域阻抗曲线：从低频到高频的阻抗分区

把 PDN 从稳压模块到芯片引脚视为一个二端口网络，在芯片侧看进去的输入阻抗 Z(f) 随频率变化，形成频域阻抗曲线。这条曲线通常呈现三个特征区域：

低频段（约 10 kHz 以下）：由稳压模块的闭环输出阻抗主导，阻抗较低且相对平坦，但受环路带宽限制，超过带宽后稳压模块失去调节能力。
中频段（约 10 kHz～几十 MHz）：由板级去耦电容主导。电容的容性阻抗随频率下降，但等效串联电感（ESL）和等效串联电阻（ESR）会在自谐振频率附近形成阻抗谷值与峰值的交替。
高频段（几十 MHz 以上）：由封装内电容、芯片片上电容以及电源平面与过孔的寄生电感主导。此时电容已呈感性，阻抗随频率上升，平面谐振也会在此频段出现。

观察阻抗曲线时，重点不是看某一点的绝对值，而是看峰值是否越过目标阻抗线、峰值出现在哪个频率、以及该频率是否落在芯片电流频谱的能量集中区。若峰值频率与芯片开关噪声的谐波重合，即使峰值只略高于目标阻抗，也可能造成明显的电源噪声。

三、去耦电容的阻抗特性：从理想电容到 RLC 串联模型

理想电容的阻抗为 Z = 1/(jωC)，随频率单调下降。但真实电容存在等效串联电阻 ESR 和等效串联电感 ESL，其阻抗模型为 RLC 串联：

Z(f) = ESR + j(2πf·ESL − 1/(2πf·C))

当感抗与容抗相互抵消时，即 2πf·ESL = 1/(2πf·C)，电容进入自谐振，此时阻抗达到最小值，且该最小值约等于 ESR。自谐振频率为：

f_SRF = 1 / (2π·√(ESL·C))

以一颗 100 nF 的 0402 封装 MLCC 为例，假设 ESL ≈ 0.6 nH、ESR ≈ 20 mΩ，则 f_SRF ≈ 1/(2π·√(0.6e-9 × 100e-9)) ≈ 20.5 MHz。低于该频率时电容呈容性，阻抗随频率下降；高于该频率时电容呈感性，阻抗随频率上升。这意味着单颗电容只能在自谐振频率附近提供最低阻抗，无法覆盖整个频段。

因此实际 PDN 采用多颗不同容值电容并联。大容值电容自谐振频率低，负责中低频；小容值电容自谐振频率高，负责高频。但并联并非简单叠加，电容之间、电容与平面电感之间会形成新的谐振。

四、谐振机理：并联电容的反谐振峰

当两个不同容值的电容并联时，在各自自谐振频率之间会出现一个阻抗峰值，称为反谐振峰。其物理原因是：低频段大电容呈容性，高频段小电容呈感性，两者在某一频率形成 LC 并联谐振，阻抗急剧升高。反谐振频率近似为：

f_anti ≈ 1 / (2π·√(L_eff · C_eff))

其中 L_eff 和 C_eff 由两颗电容的 ESL 与容值共同决定。反谐振峰的危害在于：若该峰值超过目标阻抗，且频率落在芯片噪声频谱内，就会放大电源噪声。工程上控制反谐振峰的手段包括：选择 ESR 适当的电容（ESR 可阻尼谐振）、增加同容值电容数量以降低等效 ESL、缩短电容到芯片的过孔与走线长度、以及在关键频点使用平面电容或嵌入式电容。

判断去耦方案是否合格，不能只看单颗电容的自谐振频率，而要看整条 PDN 阻抗曲线在目标频段内是否全部低于目标阻抗线。反谐振峰往往比自谐振谷值更值得关注。

五、从曲线到设计：一个简化的检查流程

实际分析时，可以按以下顺序推进：先根据芯片电压容差和最大瞬态电流算出目标阻抗；再在 SIwave 中建立包含稳压模块、平面、过孔、电容和芯片引脚在内的 PDN 模型；然后扫描频域阻抗曲线，标出所有超过目标阻抗的峰值及其频率；最后针对超标频段调整电容容值组合、数量、位置或平面结构，重新扫描直至全频段满足判据。这个过程不是一次完成的，而是“计算目标—提取曲线—定位峰值—调整去耦—复算验证”的迭代。

需要强调的是，目标阻抗是设计判据，频域阻抗曲线是观察对象，去耦电容的 RLC 特性与并联谐振是造成曲线起伏的根本原因。理解这三者之间的关系，才能在 SIwave 中正确设置扫描范围、合理解读阻抗峰值，并做出有依据的板级优化决策。