3. 热管理基础与传热路径

在 Chiplet 封装中，热管理不是“加个散热器”这么简单。热量从晶体管沟道产生，要穿过硅衬底、微凸点、中介层、焊球、基板、TIM、盖板，最终被散热器带走。这条路径上任何一段“堵住”，结温都会迅速抬升。理解导热、对流、辐射三种机制在封装尺度上的权重，是后续翘曲与热应力仿真的前提。

三种传热机制在封装中的实际权重

导热是封装内部绝对主导的机制。硅的导热系数约 130–150 W/(m·K)，铜约 400 W/(m·K)，而常规 TIM 只有 1–8 W/(m·K)，底部填充胶甚至低至 0.3–0.8 W/(m·K)。这意味着热流在穿过 TIM 和底填时遇到的阻力，往往比穿过硅和铜大一到两个数量级。因此封装热设计的核心矛盾，通常不在硅片内部，而在界面材料与互连层。

对流主要发生在封装外部：散热器翅片与空气之间、封装表面与机箱气流之间。自然对流换热系数约 5–10 W/(m²·K)，强制风冷约 25–100 W/(m²·K)，液冷可到 1000 W/(m²·K) 以上。对流决定了热量最终能否离开系统，但它对封装内部温度分布的影响是间接的——它改变的是边界条件，而不是内部路径。

辐射在常温、小温差、小面积条件下通常可以忽略。按 Stefan-Boltzmann 定律，辐射换热与绝对温度四次方成正比，在 300 K 附近、温差几十开尔文时，辐射热流密度往往只有对流的一个零头。只有在高温、真空或大面积裸露场景下，辐射才需要单独建模。对大多数 Chiplet 封装，仿真中可将辐射作为次要项处理，但不应完全删除，尤其在无风冷、封闭机箱场景下。

结温与热阻网络：把封装拆成串联热阻

稳态下，结温可以用一个极简公式估算：Tj = Ta + P × ΣR。其中 Ta 是环境温度，P 是芯片功耗，ΣR 是从结到环境的总热阻。这个公式的价值在于，它把复杂的封装结构压缩成一条串联热阻链，让设计者能快速定位瓶颈。

以图中示例为例：假设环境温度 45°C，Chiplet A 功耗 15 W，从结到环境的总热阻约 1.2 K/W，则结温约 63°C。如果 TIM1 热阻从 0.15 恶化到 0.5 K/W，总热阻变为 1.55 K/W，结温升到约 68°C。仅仅 0.35 K/W 的变化，就带来 5°C 的结温差异。这就是为什么 TIM 选型和贴装工艺在 Chiplet 封装中如此敏感。

热阻网络可以画成电阻串并联的形式。每个封装层对应一个热阻，热流从结出发，依次经过硅、微凸点、中介层、焊球、基板、TIM、盖板、散热器，最后到空气。并联路径也存在，比如热量可以通过底填横向扩散到相邻 Chiplet，再通过邻居的路径散出。这种横向耦合在单芯片封装中不明显，但在多 Chiplet 并排布局时，会显著改变温度分布。

Chiplet 热耦合特征：邻居会“加热”你

与单片 SoC 不同，Chiplet 的热源是离散分布的。一个高功耗计算 Chiplet 旁边紧挨着低功耗 I/O Chiplet 时，热量会通过中介层和底填横向传导，使低功耗 Chiplet 的温度也被抬升。这种耦合的强度取决于三个因素：间距、中介层导热能力、底填导热能力。

间距越小，耦合越强。硅中介层导热系数高，横向扩散明显；有机基板导热差，耦合相对弱。底填如果导热系数低，反而会抑制横向耦合，但同时也阻碍了垂直散热。这是一个典型的权衡：提高底填导热可以改善垂直路径，但会加剧 Chiplet 之间的热串扰。

在仿真中，热耦合通常表现为热阻矩阵的非对角项。如果只做单 Chiplet 独立热阻计算，会低估多 Chiplet 场景下的结温。实际工程中，建议至少建立包含所有主要 Chiplet 的二维热阻网络，或者直接做三维热仿真。

典型功耗场景与热设计余量

不同应用场景的功耗分布差异很大。移动端 Chiplet 封装总功耗可能只有 3–8 W，但厚度极薄，热阻偏高；桌面级 CPU Chiplet 单颗计算 Die 可到 15–30 W，但散热条件好；AI 加速器 Chiplet 单颗功耗可达 50–100 W 以上，必须用均热板或液冷。

做热设计时，不能只看典型功耗，还要看峰值功耗和功耗瞬态。峰值功耗可能比典型值高 30%–50%，而热容决定了温度上升的时间常数。如果峰值持续时间短于热时间常数，结温不会立刻冲到稳态值；但如果持续时间长，就必须按峰值功耗校核。

总结来说，封装热管理的核心是：认清导热主导、对流定边界、辐射可忽略；用热阻网络量化每一层；用热耦合矩阵描述 Chiplet 之间的相互影响；最后按典型和峰值功耗分别校核结温。这套思路，是后续翘曲与热应力仿真的输入基础。