2. Chiplet封装结构与材料体系
Chiplet 的热管理与翘曲仿真，第一步不是打开软件，而是把封装"拆开"——搞清楚热量从哪来、经过哪些材料、在哪一层遇到最大阻力、哪两种材料之间会产生最大的热膨胀失配。本节围绕 2.5D/3D 封装、中介层、微凸点、TSV、基板与 TIM 材料属性，以及热膨胀系数（CTE）失配来源展开，为后续热阻网络建模和翘曲仿真提供结构基础。
一、2.5D 与 3D 封装的结构差异
2.5D 封装的核心特征是"芯片并排、通过中介层互连"。多个 Chiplet 以倒装方式键合在硅中介层（Silicon Interposer）上，中介层内部用 TSV 把正面布线引到背面，再通过 C4 凸点连接到有机基板。热流路径大致为：芯片有源层 → 微凸点 → 中介层 → C4 → 基板 → 焊球 → PCB。这条路径上串联了硅、铜、有机基板等多种材料，热阻叠加明显。
3D 封装则是"芯片垂直堆叠"。上下层芯片之间用微凸点或混合键合（Hybrid Bonding）直接连接，TSV 贯穿硅片把信号和电源引到背面。3D 堆叠缩短了互连长度、提升了带宽，但热问题更严峻：中间层芯片被上下夹住，散热只能靠 TSV 和周围材料横向传导，热流密度可轻易超过 100 W/cm²。仿真时，3D 结构必须考虑层间热耦合，不能把每颗芯片当作独立热源处理。
二、关键结构件与材料属性
中介层通常为硅材质，厚度约 50～100 μm，CTE 约 2.6 ppm/°C，与芯片接近，但与有机基板（CTE 约 15～17 ppm/°C）差异巨大。这种差异是 2.5D 封装翘曲的主要来源之一。
微凸点（μBump）直径约 20～40 μm，材料多为 SnAg 焊料或 Cu 柱+焊帽，位于芯片与中介层之间。它既是电学互连点，也是热流通道，同时还是应力集中区。仿真中微凸点的等效热导率和力学属性需要单独定义，不能简单用体材料代替。
TSV直径约 5～10 μm，深宽比 5:1～10:1，填充铜。铜的 CTE 约 17 ppm/°C，远高于周围硅（2.6 ppm/°C），升温时铜柱膨胀受硅约束，会在 TSV 周围产生显著的径向压应力和轴向剪应力，这就是著名的"铜泵效应"（Cu Pumping）。TSV 密度、直径和分布直接影响局部应力场和翘曲形态。
基板为有机材料（如 BT 树脂），CTE 高、刚度低，是封装中热膨胀最大的部件。基板与中介层之间的 C4 凸点承受主要的剪切变形。
TIM（热界面材料）分为 TIM1（芯片与盖板/散热器之间）和 TIM2（盖板与散热器之间）。TIM 的导热系数通常在 1～10 W/(m·K)，远低于金属，是热阻链中的"瓶颈"。仿真中 TIM 的厚度、导热系数和界面接触热阻必须作为独立参数输入，不能忽略。
三、CTE 失配来源与翘曲机理
封装翘曲的本质是不同材料在温度变化下膨胀量不一致，而界面又要求变形协调。主要失配界面包括：
- 硅芯片（2.6 ppm/°C）与有机基板（15～17 ppm/°C）之间的 C4/底部填充层；
- 铜 TSV（17 ppm/°C）与硅中介层（2.6 ppm/°C）之间的界面；
- 塑封料（CTE 约 8～12 ppm/°C）与硅芯片之间的界面；
- 焊料凸点（CTE 约 21～24 ppm/°C）与铜焊盘之间的界面。
以 2.5D 封装为例，回流焊后从 250°C 冷却到室温，基板收缩量远大于硅中介层，导致封装整体呈"凹形"或"凸形"翘曲。翘曲量通常用 Shadow Moiré 或数字图像相关法测量，典型值在 50～200 μm 范围。翘曲过大会导致微凸点开裂、TIM 分层、甚至芯片碎裂。
四、结构-材料-热-力耦合关系图
下图把本节涉及的结构层级、材料属性与热/力耦合路径整合在一起，便于在建模时快速定位每个对象的参数归属和失配来源。
五、建模时的参数处理建议
把上述结构映射到仿真模型时，建议按以下顺序处理参数：先确定几何层级和厚度，再为每层赋予温度相关的 k 和 CTE，最后定义界面接触热阻和力学边界条件。对于 2.5D 封装，中介层与基板之间的 C4 层可以用等效正交各向异性材料近似，但等效参数需通过子模型或文献数据校准。对于 3D 堆叠，TSV 阵列区域建议用均质化方法处理，否则网格量会急剧膨胀。
一个常见的教学示例参数设置如下（仅作演示，非实测值）：硅中介层厚度 100 μm、k=150 W/(m·K)、CTE=2.6 ppm/°C；基板厚度 800 μm、k=0.4 W/(m·K)、CTE=16 ppm/°C；TIM1 厚度 50 μm、k=3 W/(m·K)；芯片功耗 15 W，面积 10 mm×10 mm。按一维热阻估算，TIM1 热阻约 0.167 K·W⁻¹，基板热阻约 0.2 K·W⁻¹，两者合计已占总热阻的较大比例，说明 TIM 和基板是热设计的关键优化对象。