4. 电源噪声仿真流程

电源噪声仿真不是“打开工具、点一下运行”的单步操作，而是一条从设计目标出发、经过模型与激励准备、仿真配置、结果判读，最终回到设计修改的闭环工作流。很多初学者把注意力集中在仿真软件操作上，结果往往得到一条“看起来有波形”的曲线，却无法回答“这个噪声是否超标、超标来自哪里、下一步该改什么”。本节把这条工作流拆成五个相互衔接的阶段，并说明每个阶段的输入、关键动作和输出判据。

一、需求定义：先确定“噪声多大算合格”

工作流的第一步不是建模，而是把设计需求翻译成可仿真的量化指标。电源噪声通常用电压纹波峰峰值、噪声频谱密度或目标阻抗来描述。对高速数字系统，更常用的是目标阻抗判据：在给定频段内，电源分配网络（PDN）的阻抗必须低于某一上限，才能保证负载电流变化引起的电压波动不超过允许值。

目标阻抗的估算式为：

Z_target = (V_rail × ripple_ratio) / I_transient

示例：V_rail = 1.0 V，允许纹波 3%，瞬态电流 5 A
Z_target = (1.0 × 0.03) / 5 = 6 mΩ

这里需要明确几个约定：纹波比例是相对标称电压的百分比；瞬态电流取负载最恶劣的阶跃幅度；目标阻抗在关注频段内（例如 100 kHz 到 100 MHz）都要满足。需求定义阶段还应确定仿真频段、负载模型类型（电流阶跃或电流频谱）、以及判定阈值。这些参数一旦确定，后续所有模型和仿真设置都围绕它们展开，避免“仿真做完了才发现判据不对”。

二、模型准备：把物理结构变成可计算的网络

PDN 仿真的核心模型包括三部分：电压调节模块（VRM）、去耦电容网络和PCB 平面/过孔/走线寄生。VRM 在低频段可等效为理想电压源串联输出阻抗，其闭环输出阻抗在穿越频率以下很低，以上则逐渐上升；去耦电容用 RLC 串联模型表示，包含等效串联电阻（ESR）和等效串联电感（ESL）；PCB 平面用二维传输线或分布式 LC 网络描述，过孔和走线则贡献局部电感。

模型准备的关键是频段匹配：不同元件在不同频段起主导作用。例如 100 kHz 以下由 VRM 主导，100 kHz～10 MHz 由大容量电容主导，10 MHz 以上由小电容和平面电容主导。若模型缺少某一频段的元件，仿真结果会在该频段出现虚假的高阻抗或低阻抗。实际建模时，应从器件手册或厂商提供的 S 参数/阻抗曲线中提取 RLC 参数，而不是凭经验随意填写。

三、仿真设置：激励、扫频与观测点

PDN 仿真通常采用交流扫频分析来获得阻抗曲线，也可用瞬态分析观察时域电压波动。交流扫频的输入是电流激励（1 A 交流），输出是节点电压，二者之比即为阻抗。扫频范围应覆盖需求定义阶段确定的频段，例如 10 kHz～1 GHz，每十倍频程取 50～100 个点，以保证谐振峰不被漏掉。

瞬态分析则用于验证时域响应：在负载端施加一个电流阶跃，例如从 1 A 跳变到 5 A，上升时间 100 ps，观察电源节点电压的下冲和恢复时间。观测点应选在负载芯片的电源引脚处，而不是 VRM 输出端，因为负载看到的才是真正影响芯片工作的电压。仿真设置中还要注意参考平面和回流路径的定义，确保电流回路与实际 PCB 一致。

四、结果分析：从曲线中读出问题

交流扫频得到的是阻抗—频率曲线。分析时重点看三件事：是否超过目标阻抗线、谐振峰的位置和幅度、高频段是否出现异常上升。如果某频段阻抗超过目标线，说明该频段去耦不足；如果出现尖锐谐振峰，通常是电容 ESL 与平面电感形成 LC 谐振，需要调整电容值或布局来阻尼。

瞬态分析则关注电压下冲的幅度和恢复时间。例如负载电流从 1 A 阶跃到 5 A，若电源电压从 1.0 V 下冲到 0.94 V，下冲为 60 mV，超过允许的 30 mV，则说明 PDN 在阶跃频段内的阻抗偏高。此时应结合阻抗曲线定位是哪个频段的问题，而不是盲目增加电容。

五、设计迭代：修改—验证—收敛

迭代阶段的核心是有依据地修改。常见手段包括：在谐振频段增加合适容值的电容、减小电容到负载的回路电感、优化平面分割或增加过孔数量。每次修改后重新运行仿真，对比修改前后的阻抗曲线和瞬态波形，确认问题频段是否被压到目标线以下。迭代不是无限循环，当阻抗曲线在整个关注频段内都低于目标阻抗、且瞬态下冲满足要求时，即可认为设计收敛。

把五个阶段串起来看，需求定义决定了“改到什么程度算合格”，模型准备和仿真设置决定了“算得准不准”，结果分析决定了“问题在哪里”，设计迭代决定了“怎么改”。这条闭环工作流的价值在于：每一步都有明确的输入和输出判据，仿真结果不再是孤立的曲线，而是可以直接指导设计决策的依据。