1. 课程导入

当信号速率进入 Gbps 量级、芯片供电电压降到 0.8 V 甚至更低、单板电流却上升到几十甚至上百安培时，电源分配网络（PDN，Power Delivery Network）就不再只是"把电送到芯片"的导线集合，而是一个与信号完整性、时序裕量、误码率直接耦合的动态系统。电源噪声仿真的工程意义，正是在流片和打板之前，用可计算的模型回答一个关键问题：在真实的负载电流激励下，芯片焊球处看到的电压波动是否仍在允许范围内。

要理解这个问题为什么棘手，需要先看清噪声的来源与传播路径。高速数字系统的电源噪声主要来自三类机制：其一是负载瞬态，CPU、FPGA、SerDes 收发器在时钟边沿附近瞬间切换大量晶体管，电流变化率 di/dt 可达数十 A/ns；其二是 PDN 自身的阻抗特性，从稳压模块（VRM）、体电容、陶瓷电容、封装电容到片上电容，每一级都有寄生电感与等效串联电阻，在特定频段形成谐振峰；其三是同步开关噪声与电源地弹，多个输出驱动器同时翻转时通过共享回流路径耦合到电源轨。这三类机制叠加后，噪声频谱往往覆盖 kHz 到数百 MHz，甚至延伸到 GHz 的电源地平面腔体谐振。

典型工程问题可以归纳为几种可观测的现象。第一种是电压跌落（droop）：负载电流阶跃上升时，VRM 环路带宽有限、电容储能来不及补充，芯片端电压出现几十到上百毫伏的下冲，严重时触发欠压复位。第二种是过冲与振铃：电流阶跃下降后，PDN 的 LC 谐振把多余能量以衰减振荡形式释放，过冲幅度可能超过额定电压的 10%。第三种是高频纹波与谐振峰：在 50 MHz～300 MHz 区间，封装电感与片上电容形成阻抗峰，若负载电流的谐波恰好落在该频段，噪声被显著放大。第四种是电源与信号的相互调制：电源噪声通过驱动器的供电灵敏度转化为输出抖动，进而压缩时序裕量，表现为眼图闭合、误码率上升。这些问题在实验室里往往表现为"偶发死机""高温下才复现""换一批电容就好"，根因定位成本极高，这正是仿真要提前介入的原因。

本课程的学习目标分三个层次。第一层是建立模型能力：能够把 VRM、PCB 平面、过孔、去耦电容、封装、片上电容抽象为可仿真的等效电路或 S 参数模型，并理解每类模型的适用频段与误差来源。第二层是建立分析能力：能够读懂 PDN 阻抗曲线，识别谐振峰位置，判断目标阻抗是否满足，并能把时域噪声波形与频域阻抗特性对应起来。第三层是建立决策能力：能够根据仿真结果选择去耦电容的容值、数量与布局位置，评估封装与 PCB 的协同设计余量，并给出可验证的整改方案。

整体学习路线遵循"从物理到模型、从模型到仿真、从仿真到决策"的递进逻辑。前段先建立 PDN 的物理认知与噪声机理，明确目标阻抗的定义与计算方式；中段进入建模与仿真环节，覆盖频域阻抗扫描、时域瞬态仿真、芯片功耗模型（如 IBIS、CPM）的使用，以及 S 参数与等效电路的转换；后段聚焦工程实践，包括去耦电容选型与布局优化、平面谐振分析、封装与 PCB 协同、仿真与实测的相关性验证。每一章都会给出可复现的示例参数与判断依据，而不是停留在概念描述。

上图把本节的核心逻辑串成一条链：左侧是噪声源，中间是 PDN 阻抗网络按频段分工，右侧是系统级影响，下方是仿真驱动的设计闭环。需要特别强调的是中间的目标阻抗概念，它是整门课程最常用的判断标尺。以 0.8 V 供电、允许 5% 电压波动为例，允许的电压变化为 40 mV；若负载阶跃电流为 20 A，则目标阻抗约为 2 mΩ。这个数值意味着从 DC 到数百 MHz 的整个频段内，PDN 阻抗都必须低于该值，而实际 PDN 在谐振峰处往往远高于此，这正是需要仿真提前发现并优化的地方。

在方法层面，本课程会反复使用两类仿真手段并说明它们的配合关系。频域阻抗扫描用于快速定位谐振峰、评估去耦电容组合的效果，计算量小、迭代快，适合方案筛选；时域瞬态仿真用于观察真实负载波形下的电压跌落与过冲，能反映 VRM 环路响应和非线性效应，但计算量大、对模型精度敏感。工程实践中通常先用频域扫描把阻抗压到目标线以下，再用时域仿真验证最恶劣负载场景，最后用实测数据反标模型参数。