1. 课程导入与PDN仿真全景

在高速数字系统里，芯片能否稳定工作，往往不取决于信号本身，而取决于供电网络（Power Delivery Network，PDN）能否在芯片需要的瞬间把干净、稳定的电流送到晶体管。PDN 从稳压模块（VRM）出发，经过 PCB 平面、过孔、去耦电容、封装焊球、封装基板、再到达芯片内部，是一条跨越多个物理层级的完整电流通路。封装与 PCB 联合 PDN 仿真，就是把这条通路作为一个整体来建模和分析，而不是把封装和 PCB 分开各自评估。

为什么必须“联合”？因为电源噪声的频段分布与阻抗谐振点，恰恰落在封装与 PCB 交界处。PCB 上的去耦电容负责中低频，封装内的电容和平面负责高频，二者之间存在一个“阻抗交接区”。如果分开仿真，PCB 侧看到的封装只是一个理想电流负载，封装侧看到的 PCB 只是一个理想电压源，交界处的阻抗失配、谐振峰叠加、去耦盲区都会被掩盖。联合仿真才能暴露这些问题。

典型工程问题

实际项目中，PDN 问题通常以三类现象出现。第一类是电源噪声超标：芯片供电引脚上的电压纹波超过规格，例如某 0.9V 核心电源要求纹波小于 ±3%（即 ±27mV），实测或仿真却达到 60mV 以上。第二类是去耦失效：电容数量不少，但在目标频段阻抗仍然偏高，原因是电容的等效串联电感（ESL）与安装过孔电感形成了自谐振，电容在需要它的频段已经呈感性。第三类是谐振：PCB 平面腔体、封装基板平面与去耦电容之间形成 LC 谐振，在某个频率（例如 80MHz、250MHz）出现阻抗尖峰，一旦芯片电流频谱落在该频点，噪声被显著放大。

这三类问题在频域上都可以归结为一条曲线：PDN 阻抗 Z(f)。仿真的核心目标，就是让这条曲线在芯片工作频段内低于目标阻抗 Ztarget。Ztarget 由电压、允许纹波和最大瞬态电流决定：

Ztarget = (Vdd × 允许纹波百分比) / 最大瞬态电流

示例：Vdd = 0.9V，允许纹波 3%，瞬态电流 10A
Ztarget = (0.9 × 0.03) / 10 = 2.7 mΩ

也就是说，从直流到数百 MHz 的范围内，整条 PDN 阻抗都要尽量压在 2.7mΩ 以下。这个数字非常苛刻，单靠 PCB 或单靠封装都无法独立完成，必须联合优化。

完整仿真流程概览

联合 PDN 仿真的流程可以概括为“建模—拼接—激励—求解—判读—迭代”六个环节，但每个环节都有具体的工程动作。建模阶段需要分别建立 PCB 电源平面模型、去耦电容模型（含安装电感）、封装基板模型、焊球与过孔模型，以及芯片侧的电流负载模型。拼接阶段把各段模型按物理连接关系级联，形成从 VRM 到芯片 die 的完整阻抗网络。激励阶段通常采用交流小信号扫描（AC sweep），在 VRM 输出端注入 1A 电流源，观察芯片端电压响应，从而得到 Z(f)。求解后得到阻抗曲线、谐振峰位置和各频段的主导贡献段。判读时对照 Ztarget 曲线，找出超标频段，再回到对应物理段调整去耦方案或平面结构。迭代直到全频段满足要求。

从阻抗曲线读出工程判断

上图右侧的阻抗曲线是联合仿真的核心输出。低频段（DC~1MHz）阻抗由 VRM 环路和体电容决定，通常较低；中频段（1~50MHz）由 PCB 平面和陶瓷电容主导，如果电容布局不合理，会出现第一个谐振峰；高频段（50MHz 以上）由封装内电容和平面决定。图中橙色圆点标出的谐振峰，就是需要重点关注的超标风险点。判读时，把仿真曲线与红色虚线 Ztarget 对比，凡是曲线高于虚线的频段，都要回到对应物理段找原因。

例如，若谐振峰出现在 30MHz 附近，且该频段主要由 PCB 陶瓷电容主导，那么优先检查电容的安装过孔长度和到芯片电源引脚的距离。若谐振峰出现在 120MHz，则更可能是封装基板平面与焊球电感形成，需要调整封装内电容位置或平面分割方式。这种“频段—物理段—调整动作”的对应关系，是联合仿真区别于单级仿真的最大价值。

需要强调的是，联合 PDN 仿真不是一次性的计算，而是一个“建模精度与工程效率”的平衡过程。低频段可以用理想元件和简化平面模型快速评估，高频段则需要引入过孔电感、平面腔体谐振和封装内电容的详细模型。实际项目中，通常先做快速扫描定位问题频段，再对问题频段做精细建模和优化。这种分层推进的策略，既能控制仿真时间，又能保证关键频段的精度。

最后，PDN 仿真的结果必须与测试对应。常见验证手段包括：芯片电源引脚处的示波器纹波测量、VNA 阻抗测量、以及片上电压监测。仿真曲线与实测曲线的趋势一致、谐振峰位置接近，才能说明模型可信。若偏差较大，需要回头检查模型边界条件、端口设置和材料参数。只有形成“仿真—测试—修正”的闭环，联合 PDN 仿真才能真正指导工程决策，而不是停留在纸面计算。