4. VRM与多轨供电拓扑选型

多电源轨PDN设计的第一步，不是画去耦电容，而是决定每条轨由什么器件供电。LDO、单相开关电源（SMPS）、多相VRM和PMIC四类方案在效率、噪声、阻抗、瞬态响应和集成度上差异极大，选错拓扑，后续去耦和布局再优化也难以补救。本节从阻抗特性出发，建立可操作的选型判据，并给出多轨协同供电的架构设计方法。

四类供电拓扑的阻抗特性对比

PDN的核心指标是目标阻抗 Ztarget = ΔV允许 / ΔI瞬态。供电拓扑决定了PDN低频段（DC～100kHz）的阻抗形态，去耦电容只能在中高频段（>100kHz）接管。

LDO的闭环输出阻抗在带宽内近似为 Rout ≈ 1/(gm·A)，典型值在10～100mΩ，且随频率升高因环路增益下降而上升，在环路带宽（通常100kHz～1MHz）之外失去调节能力，输出阻抗由输出电容ESR主导。LDO的PSRR在低频可达60～80dB，但随频率以约20dB/dec下降，1MHz以上往往只剩20～30dB。因此LDO适合对噪声敏感的模拟轨、PLL、ADC基准，但输入输出压差带来的功耗 P=(Vin−Vout)·Iload 必须核算。

单相开关电源输出阻抗在环路带宽内同样被反馈压低，但带宽通常只有几十kHz，且右半平面零点（Boost或高占空比Buck）会进一步限制带宽。其优势是效率高（85%～95%），输出电流可达数安培；劣势是开关纹波（典型10～50mVpp）和开关噪声频谱集中在fsw及其谐波。

多相VRM将N相Buck交错并联，等效开关频率提升为N·fsw，输出纹波电流因纹波抵消效应显著降低，等效输出阻抗近似降为单相的1/N（在相同总输出电容下）。多相VRM的环路带宽可做到数百kHz，瞬态响应快，适合CPU、GPU、FPGA等大电流、高di/dt负载（典型0.5～5A/ns）。代价是成本、面积和控制复杂度上升。

PMIC将多路Buck、LDO、电荷泵集成在单芯片内，各轨共享参考、时钟和使能逻辑，天然支持上电时序控制。其单轨阻抗特性取决于内部拓扑，但优势在于轨间协同：统一软启动、统一时序、统一故障响应。PMIC适合手机、车载、工业模块等空间受限且轨数多的场景。

多轨协同供电架构设计要点

多轨系统不是把几条独立电源堆在一起，而是要让它们在时序、阻抗和故障响应上协同。以下四个设计要点直接决定系统能否稳定启动和通过瞬态测试。

第一，按负载需求分配拓扑。以FPGA系统为例：核心轨0.9V/120A、di/dt达2A/ns，必须用多相VRM；DDR4的1.2V/8A轨对纹波敏感（要求<20mVpp），可用单相SMPS加LC后置滤波；PLL和ADC的1.8V/0.5A轨要求PSRR高、噪声低，用LDO从3.3V中间轨降压，压差1.5V、功耗0.75W需加散热焊盘。这种“大电流用多相、中电流用单相、小电流敏感用LDO”的分工，是阻抗与效率的折中结果。

第二，建立中间总线减少级联损耗。12V直接降到0.9V的占空比仅7.5%，效率低且瞬态差。常见做法是先用单相Buck把12V降到3.3V或5V中间轨，再由多相VRM和PMIC从中间轨降压。中间轨的阻抗要足够低，否则会成为后级瞬态响应的瓶颈。示例：12V→3.3V/20A单相Buck，效率92%；3.3V→0.9V/120A多相VRM，效率90%；总效率约83%，优于12V直降的78%。

第三，时序控制与PG链。多轨上电顺序错误会导致芯片内部ESD结构导通或闩锁。典型顺序是：核心轨先上，I/O轨次之，模拟轨最后；掉电顺序相反。PMIC内部集成时序控制器，通过PG（Power Good）信号逐级使能。若用分立方案，需用PG链或外部时序芯片实现。关键参数是各轨的软启动时间（典型1～5ms）和PG释放阈值（通常为设定值的90%）。

第四，轨间去耦与地回流。多轨共享地平面时，大电流轨的开关噪声会通过地弹耦合到敏感轨。设计上应做到：大电流轨与敏感轨的输入电容地回流路径分开，在PMIC或VRM下方设置独立的地过孔阵列；敏感轨的LDO输入加π型滤波（10μF+1Ω+1μF）抑制来自中间轨的纹波。若空间允许，敏感轨可单独从中间轨取电，避免与数字大电流轨共用同一段铜皮。

示例：四轨FPGA系统的拓扑分配与验证

假设一个FPGA板需要四条轨：VCCINT 0.9V/100A（di/dt 1A/ns）、VCCAUX 1.8V/3A（纹波<30mV）、VCCIO 3.3V/5A（纹波<50mV）、VCCADC 1.8V/0.3A（PSRR要求>40dB@1MHz）。

分配方案：VCCINT用4相VRM，每相25A，fsw=600kHz，等效输出阻抗目标<1mΩ；VCCAUX用单相Buck从5V中间轨降压，fsw=1MHz，输出电容22μF×4，纹波实测约18mV；VCCIO用单相Buck从12V直接降压，fsw=800kHz；VCCADC用LDO从VCCAUX的1.8V轨取电，压差仅0.3V，功耗0.09W，PSRR在1MHz约45dB。中间轨5V/15A由单相Buck从12V产生。

验证时重点看三处：一是VCCINT的负载阶跃响应，用电子负载做50%→100%阶跃（50A/μs），观察电压跌落是否在±3%以内；二是VCCADC的PSRR，在VCCAUX轨注入1MHz、100mVpp正弦扰动，测LDO输出残余应<1mVpp；三是上电时序，用示波器四通道同时抓四条轨，确认VCCINT先到90%、VCCIO最后到90%，且PG链无竞争。若VCCINT瞬态跌落超标，优先增加相数或输出电容，而不是加LDO——LDO无法承受100A电流。

这套分配的核心逻辑是：让每种拓扑做它最擅长的事。多相VRM扛大电流和快瞬态，单相SMPS扛中等电流和效率，LDO扛小电流和噪声隔离，PMIC（若采用）扛集成和时序。四者不是替代关系，而是按阻抗、电流、噪声三个维度分工协作。