3. 多电源轨系统架构与供电域划分

当系统从单电源轨演进到多电源轨时，设计难点不再是“某一路电源能不能供上”，而是“多路电源之间如何划分边界、如何协同上电、如何避免相互干扰”。本节围绕三个划分维度——电压域、负载域、时序域——展开，并给出供电拓扑选择与协同设计边界的定义方法。

一、三个划分维度：先分域，再谈协同

电压域按“电压等级 + 允许波动 + 噪声敏感度”划分。同一电压域内的器件共享同一稳压输出与同一参考地，例如 0.85V 核心域、1.8V IO 域、3.3V 模拟域。划分时先列出所有负载的标称电压、容差（如 ±3%、±5%）、最大电流与纹波要求，再把“电压相同且噪声容忍度接近”的负载归入同一域。若把 1.2V 的 DDR 与 1.2V 的模拟基准放在同一域，数字开关噪声会直接污染基准，此时应拆成两个独立电压域。

负载域按“负载类型 + 电流特性 + 关断需求”划分。典型分类为：大电流数字核心（瞬态 di/dt 高）、高速 SerDes/PHY（对电源噪声极敏感）、模拟/射频（要求低纹波）、外设与接口（可独立关断）、待机域（常电）。负载域决定“谁和谁可以共用一路电源、谁必须独立供电、谁需要独立使能”。例如摄像头模组与 Wi-Fi 模组虽同为 1.8V，但前者可关断、后者需常供，应分属不同负载域。

时序域按“上电/下电先后顺序 + 依赖关系”划分。核心逻辑通常要求 IO 先于核心、或核心先于 IO，取决于芯片工艺与 IO 结构；DDR 要求 VDD 先于 VDDQ、VREF 跟随；FPGA 要求内核、辅助、IO、收发器按序上电。时序域把“必须按序”的电源绑成一组，组内可并行，组间有明确先后。

二、供电拓扑选择：让拓扑匹配域特征

划分完域之后，每一路电源要选择拓扑。判断依据是“电流大小、噪声要求、是否需要独立关断、是否要求时序控制”四项。大电流数字核心（如 20A 以上）优先选多相 Buck，通过错相并联降低输入纹波并提升瞬态响应；模拟域与低噪声 SerDes 优先选独立 LDO 或低噪声 DC-DC，牺牲效率换取隔离度；中小电流多轨系统可用 PMIC 集成多路输出，把时序控制、电压监测、故障保护集成在一颗芯片内；可关断外设域则用负载开关或 eFuse，实现限流、软启动与故障隔离。

一个常见误区是“所有轨都用同一颗 PMIC 最省事”。当核心域电流达到 15A 而 PMIC 单路只能给 3A 时，强行共用会导致压降与热问题；此时应把核心域拆出，用独立多相控制器，PMIC 只负责 IO、模拟与外设域。拓扑选择本质上是“域特征”与“器件能力”的匹配，而不是追求器件数量最少。

三、协同设计边界：域间接口的四个约定

域划分完成后，域与域之间必须定义清晰的协同边界，否则会出现“各自都能工作、合起来上电失败”的情况。边界定义包含四项约定：

• 共用与隔离：哪些域共用输入母线、哪些域需要独立滤波或独立地平面。例如模拟域与数字域可共用 3.3V 输入，但应在输入处用磁珠或 π 型滤波隔离，并各自保留独立回流路径。
• 使能顺序：明确每个域的 EN 信号由谁驱动、延时多少。例如 VDD_IO 建立后延时 2ms 再拉高 VDD_CORE 的 EN，可用 RC 延时或 PMIC 内部序列器实现。
• 地回流路径：大电流域与小信号域的回流不能混流。核心域的大电流回流应走独立铜皮回到输入电容地，模拟域参考地单点连接到系统星点，避免数字地电流在模拟参考上产生压降。
• 去耦归属：每颗去耦电容归属哪个域、放在哪个位置。原则是“谁的高频电流，谁就近去耦”，核心域用 0.1μF + 大容量组合靠近芯片，模拟域用低 ESR 电容靠近基准引脚。

四、示例：四域系统的划分与协同

假设一个含 FPGA、DDR、模拟前端与 Wi-Fi 模组的系统，输入 5V，可划分如下（参数为教学示例，非实测）：

协同边界上，核心域与 IO 域共用 5V 输入但各自独立滤波；DDR 域的 VREF 由 VDDQ 分压产生，必须跟随 VDDQ 上电；模拟域 LDO 输入取自 5V 经磁珠隔离后的支路；外设域负载开关的 EN 由系统 GPIO 控制，关断时需先于核心域下电。这样划分后，每一路电源的职责、顺序与隔离关系都明确，后续布局布线才有据可依。

总结来看，多电源轨架构的设计顺序是：先按电压、负载、时序三个维度划分域，再按域特征选择拓扑，最后用“共用/隔离、使能顺序、地回流、去耦归属”四项约定定义协同边界。域划分决定了架构的骨架，边界定义决定了架构能否稳定协同工作。