1. 多电源轨PDN设计全景
在低速、低功耗的早期数字系统中，电源分配网络（PDN）往往只需要回答一个问题：从稳压模块到芯片电源引脚，直流压降是否足够小、电流是否够用。那时一颗芯片可能只有一条3.3V或5V电源轨，PDN设计的核心是"把电送过去"。但当系统进入SoC、FPGA、AI加速卡、射频前端与高速SerDes并存的时代，同一块PCB上会同时出现0.75V的核心电压、1.1V的DDR接口电压、1.8V的IO电压、3.3V的模拟电压，甚至还有负压或高压偏置。PDN不再是一条通路，而是一张由多条电源轨、多个负载、多种噪声源交织而成的网络。
从单轨到多轨：挑战为何发生跃迁
单轨PDN的设计对象相对单纯：一个VRM、一组去耦电容、一条铜皮路径、一个负载。多轨PDN则引入了四类新的耦合关系。第一是共享回流路径：多条电源轨的返回电流最终都要经过同一片地平面，某条轨的开关电流会在地阻抗上产生压降，叠加到其他轨的参考地上。第二是共享供电路径：若两条轨从同一前级母线取电，前级母线的瞬态跌落会同时影响两条轨。第三是空间耦合：高di/dt的电源环路与敏感模拟轨在PCB上邻近时，会通过磁场或电场耦合噪声。第四是时序耦合：多轨上电/下电顺序错误，可能导致芯片内部ESD结构导通、闩锁或IO冲突。
这些耦合意味着，多轨PDN不能把每条轨单独设计好再拼起来。单轨最优解叠加后，可能因为地弹、母线塌陷或顺序错误而整体失效。这就是从"单轨设计"到"多轨协同设计"的跃迁本质。
协同设计的定义与工作对象
多电源轨PDN协同设计，是指在明确各轨电压、电流、噪声容限、上电时序和负载特性的前提下，把VRM、前级母线、去耦网络、平面/走线、过孔、地返回路径、时序控制与测试点作为一个整体进行联合设计、联合仿真和联合验证的方法。它的工作对象不是单条轨的阻抗曲线，而是轨间关系：谁和谁共享路径、谁对谁敏感、谁先上电、谁在什么频段需要多低的阻抗。
协同设计通常围绕四个可交付量展开：
- 目标阻抗谱：每轨在各自负载电流和纹波容限下，从DC到数百MHz的阻抗上限。
- 去耦分配表：每轨在不同频段由哪些电容、多少数量、什么封装负责。
- 平面与过孔预算：每轨的铜厚、宽度、过孔数量与地过孔配比。
- 时序与监控表：各轨上电/下电顺序、使能信号、Power Good与监控点。
下面这张图给出多轨PDN协同设计的整体关系：前级母线向多条VRM供电，各VRM输出经去耦与平面网络到达负载，负载电流经共享地返回，时序控制器统一管理使能与PG，测试点分布在关键节点上。
典型应用场景
多轨PDN协同设计在几类系统中尤为关键。其一是高性能计算与AI加速卡：核心轨0.75V/数百安培，DDR轨1.1V，SerDes轨0.9V，HBM轨1.2V，各轨电流差异大、噪声容限窄，且核心轨的瞬态电流会通过共享地影响SerDes眼图。其二是通信基站与射频前端：数字基带轨、射频功放轨、低噪声放大器轨共存，模拟轨对地弹和纹波极其敏感，需要独立低噪声供电路径。其三是汽车电子域控制器：多轨上电顺序直接关系到功能安全，且需满足冷启动、抛负载等宽压输入条件。其四是工业FPGA与医疗成像：多轨时序、监控与故障保护要求高，PDN需支持远程电压/电流监测。
这些场景的共同点是：轨数多、电流跨度大、噪声敏感度差异大、时序约束硬。它们决定了协同设计不是可选项，而是必须项。
课程项目载体
本课程以一个八轨SoC载板PDN作为贯穿项目载体，具体轨定义如下（教学示例参数，非实测）：
| 电源轨 | 电压 | 典型电流 | 纹波容限 | 上电顺序 | 敏感度 |
|---|---|---|---|---|---|
| VDD_CORE | 0.75V | 40A | ±3% | 3 | 高di/dt |
| VDD_DDR | 1.10V | 12A | ±2% | 2 | 中 |
| VDD_IO | 1.80V | 6A | ±5% | 1 | 低 |
| VDD_SERDES | 0.90V | 8A | ±2% | 4 | 高 |
| VDD_PLL | 1.20V | 1.5A | ±1% | 4 | 极高 |
| VDD_ADC | 1.80V | 0.8A | ±1% | 4 | 极高 |
| VDD_AUX | 3.30V | 2A | ±5% | 1 | 低 |
| VDD_1V8_PHY | 1.80V | 3A | ±3% | 2 | 中 |
项目将围绕这块载板完成：目标阻抗谱制定、去耦电容选型与分配、平面与过孔设计、上电时序设计、轨间耦合分析与验证。每一章都会在这个载体上推进一个具体设计动作，最终形成一套可检查、可仿真、可测试的PDN协同设计方案。