3. 信号完整性关键指标与连接器性能要求
阻抗控制，说白了就是让传输线有一个稳定、可预测的特性阻抗。我刚开始做高速设计时，总觉得这玩意儿是板厂的事，直到有一次10Gbps的链路眼图完全闭合，查了三天才发现是阻抗不连续导致的反射。从那以后，我再也不敢小看叠层和阻抗计算了。
3.1 为什么阻抗必须控制？
信号在PCB上走，本质上是在传输线里跑。如果传输线的特性阻抗和驱动端、接收端不匹配，信号就会反射。反射多了，波形就变形，时序就乱套，误码率就上去了。
核心原则：阻抗控制的本质是让信号感受到的“阻力”处处一致。不一致的地方就是反射源。
常见的阻抗控制目标值：
- 单端50Ω：最通用的标准，大多数数字芯片的IO都按这个设计
- 差分90~100Ω：USB、PCIe、SATA等高速串行总线
- 差分100~120Ω：LVDS、以太网等
你想想看，如果阻抗偏差超过±10%，反射系数就会超过5%，对于3Gbps以上的信号，这基本就是灾难。
3.2 PCB叠层设计——阻抗控制的基础
叠层设计决定了信号的回流路径、层间耦合和阻抗值。我个人习惯，做叠层前先问自己三个问题：
- 信号层和参考层怎么配对？——每个高速信号层必须紧邻一个完整的地平面
- 介质厚度多少？——决定了阻抗值，越厚阻抗越高
- 铜厚选多少？——1oz还是0.5oz？铜厚影响线宽和损耗
我的经验：4层板做1Gbps以下信号还行，超过5Gbps建议至少6层以上。层数不够，回流路径不连续，EMI和串扰会让你头疼到怀疑人生。
下面是一个典型的6层板叠层结构，我经常用：
| 层号 | 类型 | 厚度(mil) | 说明 |
|---|---|---|---|
| L1 | 信号/元件 | 1.4 (铜) | 顶层走线，微带线 |
| PP | 半固化片 | 4.0 | 介质层，控制阻抗 |
| L2 | 地平面 | 1.0 (铜) | 完整参考层，无分割 |
| Core | 芯板 | 8.0 | 核心介质层 |
| L3 | 电源/信号 | 1.0 (铜) | 内层带状线 |
| PP | 半固化片 | 4.0 | 介质层 |
| L4 | 地平面 | 1.0 (铜) | 完整参考层 |
| Core | 芯板 | 8.0 | 核心介质层 |
| L5 | 信号 | 1.0 (铜) | 内层带状线 |
| PP | 半固化片 | 4.0 | 介质层 |
| L6 | 地平面 | 1.4 (铜) | 底层参考层 |
注意：叠层对称性很重要！不对称的叠层会导致PCB翘曲，焊接时出问题。我曾经有一批板子就因为叠层不对称，回流焊后像薯片一样弯了，报废率30%。
3.3 阻抗计算公式——手算与工具
阻抗计算有经典公式，但说实话，现在没人手算了。不过理解公式背后的物理意义，能帮你快速判断调整方向。
3.3.1 微带线（Microstrip）
微带线是外层走线，一面是空气，一面是介质。公式如下：
Z₀ ≈ (87 / √(εr + 1.41)) × ln(5.98h / (0.8w + t))其中：
- h：介质厚度（走线到参考层的距离）
- w：线宽
- t：铜厚
- εr：介电常数（FR4通常4.2~4.5）
调整规律：线宽越宽，阻抗越低；介质越厚，阻抗越高。嗯，这个要记住。
3.3.2 带状线（Stripline）
带状线在内层，上下都有参考平面，屏蔽好但走线粗。公式：
Z₀ ≈ (60 / √εr) × ln(4h / (0.67πw × (0.8 + t/w)))带状线的优点是串扰小，缺点是同样阻抗下线宽比微带线宽，占地方。
3.3.3 差分阻抗
差分阻抗不是简单的单端阻抗×2。它和线间距（s）密切相关：
Z_diff ≈ 2 × Z₀ × (1 - 0.48 × e^(-0.96 × s/h))间距越小，耦合越强，差分阻抗越低。我一般先算单端阻抗，再用工具微调间距。
实用建议：别自己手算，用Polar SI9000或Saturn PCB Toolkit。但你要会看结果——如果工具算出来线宽太细（<3mil），板厂做不了，那就得调整叠层。
3.4 常见阻抗类型详解
3.4.1 单端阻抗（50Ω）
最基础的类型。几乎所有单端高速信号都按50Ω设计。为什么是50Ω？历史原因——早期射频标准定的，后来数字电路也沿用了。
设计要点：
- 线宽由叠层决定，通常4~8mil（FR4，1oz铜）
- 参考层必须完整，不能有分割
- 换层时加地过孔，保证回流连续
3.4.2 差分阻抗（90Ω/100Ω）
差分信号抗干扰能力强，是高速串行总线的主力。我做过一个PCIe Gen4项目，要求差分阻抗85Ω±10%，结果板厂第一次打样出来只有78Ω，眼图直接闭了。
后来怎么解决的？
- 把线间距从6mil拉到8mil，耦合减弱，阻抗升到83Ω
- 微调线宽从5mil改到4.5mil，阻抗再升到86Ω
- 最终控制在87Ω，眼图通过了
经验公式：差分阻抗调整，先调间距，再调线宽。间距对阻抗的影响比线宽更敏感。
3.4.3 共面波导（CPW）
共面波导在信号线两侧加地线，形成共面参考。适合顶层走线但参考层不连续的场景。我一般在射频电路或天线馈线处用。
特点：
- 两侧地线距离信号线越近，阻抗越低
- 地线宽度至少3倍线宽，否则效果打折
- 需要加地过孔阵列，把共面地和内层地连起来
共面波导的阻抗公式比微带线复杂，我建议直接用工具算。但记住一点：共面波导的阻抗对线到地间距（g）非常敏感，加工公差要控制好。
3.5 阻抗控制知识体系
下面这张图总结了阻抗控制的核心逻辑，从叠层到计算再到类型选择：
3.6 避坑指南与实战建议
我曾经踩过的坑：有一款产品，叠层设计时用了不对称结构（L2是地，L3是电源，L4又是地），结果内层带状线阻抗怎么算都不对。后来发现是因为电源层不是完整参考层，回流路径被破坏了。从那以后，我坚持每个信号层至少有一侧是完整地平面。
几个实用建议：
- 和板厂提前沟通：把你的叠层和阻抗要求发给板厂，让他们确认工艺可行性。不同板厂的PP厚度、介电常数有差异。
- 留余量：设计目标值定在±5%以内，板厂生产能做到±10%就算不错了。留点余量，别卡死在边界上。
- 阻抗测试条：在PCB边角加阻抗测试条（coupon），板厂会帮你测。我每次都会要求提供TDR测试报告。
- 差分对内等长：差分对的两条线长度差控制在5mil以内，否则共模噪声会增大。
最后说一句：阻抗控制不是算出来就完事了。打样回来一定要测，实测和仿真经常有偏差。我见过太多“仿真完美，实测翻车”的案例了。