1. 高速连接器信号完整性仿真导论
信号完整性，简称 SI。说白了，就是研究信号在传输路径上能不能「保真」。
我刚开始做硬件那会儿，觉得只要把线连上、焊点牢靠，信号就能老老实实从 A 跑到 B。后来被现实狠狠教育了一次——一块 8 层板，跑 100MHz 的时钟，示波器一看，波形抖得像心电图。从那以后，我才真正开始重视 SI。
1.1 什么是信号完整性
信号完整性，指的是信号在传输过程中保持其原始形状和时序的能力。
一个理想的数字信号，应该是方方正正的矩形波。但实际走线上，信号会变形、会延迟、会反射、会串扰。这些「变形」就是信号完整性问题。
核心定义：信号完整性 = 信号从驱动端到接收端，波形质量与时序关系满足系统要求的程度。
我习惯把 SI 问题分成三类：
- 波形质量问题——过冲、下冲、振铃、边沿退化
- 时序问题——信号延迟、时钟抖动、建立/保持时间违例
- 噪声问题——串扰、电源噪声、地弹
你想想看，如果一根走线上的信号到了接收端，电平都判不对了，那整个系统还能正常工作吗？
1.2 信号完整性的重要性
为什么 SI 越来越重要？原因很简单——速度上去了，问题就出来了。
我做过一个项目，DDR3 跑 1600MT/s，刚开始布局布线没太在意 SI，结果系统跑起来随机死机。查了整整两周，最后发现是地址线的等长没做好，导致建立时间不够。改了一版 PCB，问题全消。
信号完整性的重要性体现在几个方面：
| 维度 | 影响 | 我见过的案例 |
|---|---|---|
| 功能正确性 | 信号畸变导致逻辑误判 | 某工控板，时钟过冲导致 FPGA 误触发 |
| 系统可靠性 | 噪声累积引发间歇性故障 | 服务器主板，串扰导致内存偶发 ECC 报错 |
| EMC 合规 | 信号反射产生辐射超标 | 消费电子，HDMI 线辐射超标，改终端匹配解决 |
| 成本与周期 | 后期改板代价巨大 | 一次改板费用 5 万起，周期至少两周 |
避坑提醒：我曾经见过一个团队，原理图设计时完全没考虑 SI，PCB 打样回来发现信号质量一塌糊涂。最后只能飞线改匹配，产品上市推迟了两个月。SI 问题越早发现，代价越小。
1.3 信号完整性问题的根源
SI 问题的根源，其实就三个字——不匹配。
具体来说，有四个物理根源：
- 阻抗不连续——走线宽度变化、过孔、拐角、连接器，都会引起反射
- 传输线效应——当走线长度超过信号上升沿对应长度的 1/6，就必须按传输线处理
- 电磁耦合——相邻走线之间的容性耦合和感性耦合，产生串扰
- 电源分配网络（PDN）阻抗——电源噪声通过供电网络耦合到信号上
我画了一张图，帮你理清这些关系：
我的经验：判断一个设计是否需要做 SI 分析，有个简单标准——信号频率超过 50MHz 或者上升沿小于 3ns，就老老实实做 SI 仿真。别等到板子回来了再后悔。
1.4 信号完整性的三个基本定律
做 SI 这么多年，我总结出三条「铁律」：
- 反射定律：信号遇到阻抗变化就会反射。反射系数 Γ = (ZL - Z0) / (ZL + Z0)。匹配越好，反射越小。
- 串扰定律：相邻走线之间的耦合强度，与间距的平方成反比，与平行长度成正比。
- 时序定律：信号延迟 = 走线长度 / 传播速度。FR4 板材上，信号传播速度大约 6 in/ns。
嗯，这三条记住了，SI 设计就有了方向。
1.5 什么时候必须关注 SI
我列了一个判断清单，你可以对照自己的项目：
| 场景 | SI 关注等级 | 典型问题 |
|---|---|---|
| 时钟频率 < 25MHz，走线短 | 低 | 基本不用管 |
| 时钟频率 25MHz ~ 100MHz | 中 | 注意匹配和走线长度 |
| 时钟频率 > 100MHz 或 DDR 接口 | 高 | 必须仿真，严格控制阻抗 |
| 高速串行接口（PCIe、SATA、USB 3.0） | 极高 | 差分阻抗、回损、插损都要看 |
注意：别以为低速信号就不用管 SI。我曾经在一个低速 I2C 总线上看到严重的振铃，原因是走线太长且没加端接。100kHz 的信号也能出问题，关键看走线长度和驱动能力。
1.6 本章小结
信号完整性不是什么玄学。它就是信号在传输过程中能不能保持「原样」的问题。
记住三个关键词：反射、串扰、时序。这三个问题搞清楚了，SI 设计就入门了。
我刚开始学 SI 的时候，也觉得公式多、概念杂。但做多了你会发现，核心就一句话——让信号走的路，阻抗处处一致，噪声尽量小，时序留够余量。