📚 课程目录第2章 STM32H7内存架构总览

2、STM32H7内存架构总览：Flash、DTCM、ITCM、AXI SRAM、SRAM1/2/3/4、备份SRAM的地址映射与特性对比

STM32H7系列（特别是H743/H750等型号）基于Cortex-M7内核，其内存架构与传统的M3/M4内核有显著差异。Cortex-M7具备六级流水线和双发射能力，对指令和数据的取用带宽要求极高。为此，ST在H7上引入了哈佛架构的强化版——通过TCM（Tightly Coupled Memory，紧耦合内存）接口直连内核，同时保留了AXI总线矩阵连接大容量SRAM。理解这些内存的地址映射、物理位置、访问延迟和用途限制，是进行高性能嵌入式开发（尤其是AI推理、GUI刷新、高速ADC采集）的前提。本章将系统梳理H7的Flash、DTCM、ITCM、AXI SRAM、SRAM1/2/3/4及备份SRAM的地址范围、总线路径与实战选型原则。

上图展示了STM32H7的内存拓扑核心：Cortex-M7内核通过两条独立的TCM总线直接访问ITCM和DTCM，实现零等待取指与数据读写；同时通过AXI主接口连接总线矩阵，进而访问AXI SRAM、Flash以及SRAM1/2/3/4。这种多总线并行架构决定了不同内存区域在实时性、带宽和功耗上的差异。

2.1 核心原理：从TCM到AXI的内存分层设计

STM32H7的内存设计遵循“速度分层、容量分层、功耗分层”的原则。Cortex-M7内核的TCM接口是ARM设计中的关键特性，它不经过任何总线仲裁或缓存，直接与内核逻辑相连。这意味着访问DTCM和ITCM时，CPU不需要等待总线握手，也不存在Cache未命中（Miss）的风险。相比之下，AXI SRAM虽然容量大、带宽高，但必须经过总线矩阵的仲裁，且通常配合L1 Cache使用，存在缓存一致性问题。

从地址映射角度看，H7将不同物理内存映射到互不重叠的地址空间：ITCM位于0x00000000，DTCM位于0x20000000，AXI SRAM位于0x24000000，SRAM1/2/3位于0x30000000段，SRAM4和备份SRAM则位于0x38000000段。这种映射不仅方便编译器链接脚本的编写，也决定了DMA、以太网MAC、USB HS等外设能否直接访问对应内存。

  关键概念： TCM（Tightly Coupled Memory）是ARM Cortex-M7特有的紧耦合内存，其访问延迟固定为1个周期（零等待状态），而AXI SRAM的访问延迟通常在2-3个周期（无Cache命中时）。因此，中断服务程序中的关键变量、实时控制循环的状态标志应放置在DTCM中，而大块的数据缓冲（如摄像头帧缓存、音频流）则适合放在AXI SRAM中。

2.2 判断方法：如何根据项目需求选择内存区域

在实际工程中，选择内存区域需要综合考虑访问速度、容量、外设连接性和功耗。以下是具体的判断流程：

实时性要求：若变量或代码需要在确定时间内完成读写（如电机控制PWM更新、ADC采样值读取），优先选择DTCM或ITCM。
容量需求：超过128KB的数据缓冲（如图形帧缓冲）必须使用AXI SRAM（512KB）或外部SDRAM，因为DTCM仅有128KB。
DMA可达性：检查外设的DMA请求映射表。例如，SDMMC1的DMA只能访问AXI SRAM和SRAM1/2/3，不能直接访问DTCM。若需DMA与CPU共享数据，应使用AXI SRAM。
低功耗模式：备份SRAM在VDD断电但VBAT供电时仍能保持数据，适合存储系统唤醒后的恢复信息。
Cache一致性：若使用AXI SRAM且开启了D-Cache，需注意DMA写入的数据可能被Cache缓存导致CPU读到旧值。此时可关闭D-Cache或使用MPU配置为非缓存区域。

内存区域	地址范围	容量	总线接口	访问延迟	典型用途
ITCM	0x0000 0000 - 0x0000 FFFF	64KB	ITCM总线	1周期	中断处理函数、实时性要求高的代码
DTCM	0x2000 0000 - 0x2001 FFFF	128KB	DTCM总线	1周期	关键变量、任务栈、OS内核数据结构
AXI SRAM	0x2400 0000 - 0x2407 FFFF	512KB	AXI总线	2-3周期	大块数据缓冲、DMA缓冲区、帧缓存
SRAM1	0x3000 0000 - 0x3001 FFFF	128KB	AHB总线	2-3周期	通用数据存储、DMA目标
SRAM2	0x3002 0000 - 0x3003 FFFF	128KB	AHB总线	2-3周期	通用数据存储、以太网DMA描述符
SRAM3	0x3004 0000 - 0x3005 FFFF	128KB	AHB总线	2-3周期	USB HS缓冲区、JPEG编码器数据
SRAM4	0x3800 0000 - 0x3800 3FFF	64KB	AHB总线	2-3周期	DMA2D图形加速、LCD显存
备份SRAM	0x3880 0000 - 0x3880 3FFF	16KB	APB总线	较慢	待机模式数据保存、RTC唤醒信息

2.3 案例拆解：基于DTCM与AXI SRAM的混合内存分配实战

以一个典型的工业HMI（人机界面）项目为例，该设备需要同时处理7英寸LCD屏的图形刷新（分辨率为800x480，RGB565格式，每帧约768KB）、以太网通信（TCP/IP协议栈）以及一个高精度温度控制环（PID控制周期为1ms）。

初始目标与约束：LCD帧缓冲需要约768KB，远超内部SRAM总量，因此必须使用外部SDRAM（通常映射在FMC区域）。但SDRAM访问延迟较高（约10-20个周期），且刷新率要求60fps，若CPU直接从SDRAM读取像素数据会占用大量总线带宽。同时，PID控制环要求定时器中断响应时间不超过5微秒，且控制变量不能被Cache延迟影响。

分析判断过程：首先，将PID控制器的所有状态变量（误差积分、上次误差、输出限幅值）放置在DTCM中，确保中断服务程序（ISR）中读写这些变量时无Cache一致性问题，且访问延迟固定为1周期。其次，将TCP/IP协议栈的收发缓冲区（每个约2KB）放置在AXI SRAM中，因为以太网DMA控制器可以直接访问AXI SRAM，且协议栈数据吞吐量大，需要高带宽。最后，LCD的帧缓冲虽然位于外部SDRAM，但将DMA2D图形加速器的描述符和调色板缓冲区放在SRAM4中，利用其与DMA2D的紧耦合优势。

实际操作步骤：在链接脚本（.ld文件）中，将DTCM区域定义为“dtcm”，并显式声明PID变量段；将AXI SRAM定义为“axi_sram”，用于协议栈缓冲；SRAM4定义为“sram4”，用于DMA2D描述符。在代码中，使用__attribute__((section(".dtcm")))修饰PID变量，使用__attribute__((section(".sram4")))修饰描述符数组。

/* 链接脚本片段 */
MEMORY
{
  DTCM (xrw)  : ORIGIN = 0x20000000, LENGTH = 128K
  AXI_SRAM (xrw) : ORIGIN = 0x24000000, LENGTH = 512K
  SRAM4 (xrw) : ORIGIN = 0x38000000, LENGTH = 64K
}
/* C代码声明 */
__attribute__((section(".dtcm"))) volatile float pid_integral;
__attribute__((section(".dtcm"))) volatile float pid_last_error;
__attribute__((section(".sram4"))) DMA2D_HandleTypeDef dma2d_desc;

结果对比与复盘：优化后，PID中断响应时间从原来的平均8微秒降低到3.5微秒，且抖动小于0.2微秒。以太网吞吐量从之前的85Mbps提升到98Mbps（接近线速），因为避免了CPU拷贝数据到DMA缓冲区的开销。经验教训是：在H7上，不能简单地将所有变量都放在DTCM中，因为DTCM容量有限且不支持DMA访问；必须根据外设的DMA映射表（参考参考手册的“DMA request mapping”章节）来规划内存归属。

风险提示： 若将DMA可访问的内存（如AXI SRAM）配置为Cacheable（可缓存），且未执行Cache清理操作，DMA写入的数据可能被CPU读取为旧值。解决方案是：要么将DMA缓冲区所在的MPU区域配置为Non-cacheable，要么在DMA传输完成后调用SCB_CleanDCache()和SCB_InvalidateDCache()。

2.4 常见误区与总结复盘

误区一：认为所有SRAM速度相同。实际上，DTCM的零等待特性使其在实时性上远超AXI SRAM。但DTCM容量小，且不支持DMA，不能盲目将所有数据塞入DTCM。

误区二：忽略Flash的加速机制。H7的Flash接口带有128位宽的预取缓冲和指令Cache，但若代码在Flash中执行且发生Cache Miss，CPU会因等待Flash读取而停顿。对于时间关键型代码，应将其复制到ITCM中执行（通过启动时memcpy），或者使用__attribute__((section(".itcm")))将函数放入ITCM。

误区三：备份SRAM的访问速度。备份SRAM位于APB总线域，访问速度远低于AXI SRAM，不适合高频读写。它仅用于低功耗模式下的数据保持，不应作为常规变量存储。

误区四：忽视总线矩阵的仲裁冲突。当CPU、DMA、以太网MAC同时访问AXI SRAM时，总线矩阵会进行仲裁，导致延迟增加。在设计高负载系统时，应尽量将不同外设的DMA目标分散到不同的SRAM（如SRAM1、SRAM2、SRAM3），以减少冲突。

经验总结： 在项目初期，建议先绘制一张“内存资源分配表”，列出每个模块（OS内核、协议栈、应用缓冲、外设DMA）所需的内存大小、访问频率、DMA可达性要求，然后对照本章的地址映射表进行分配。同时，利用STM32CubeIDE的Memory视图实时监控各区域的占用率，避免链接时溢出。

综上所述，STM32H7的内存架构为开发者提供了丰富的选择，但也带来了更高的规划复杂度。掌握DTCM、ITCM、AXI SRAM和SRAM1/2/3/4的特性差异，是发挥H7高性能潜力的第一步。在实际项目中，应结合实时性、带宽、DMA可达性和功耗需求，进行精细化的内存分区设计。