课程导入：学习目标、适用人群、课程整体框架与实战项目预览
STM32H7系列作为ST旗下性能旗舰，其双核架构与复杂的内存矩阵为开发者带来了前所未有的性能潜力，同时也引入了极高的理解门槛。DTCM、AXI SRAM、SRAM1这三个内存区域，看似只是芯片手册中的几个方块，实则直接决定了实时控制任务的响应延迟、图像数据的吞吐带宽以及多核通信的效率。许多工程师在项目初期未做内存规划，导致后期出现诡异的随机死机、DMA传输错位或CPU性能瓶颈。本课程旨在彻底拆解这三块内存的物理特性、总线连接与实战配置方法，帮助你从“能跑代码”进阶到“精准驾驭内存”。
1.1 学习目标：从“能跑”到“精准驾驭”
本课程不是简单的内存地址背诵，而是建立一套完整的工程决策框架。完成学习后，你将能够：第一，准确描述DTCM、AXI SRAM、SRAM1在STM32H7总线矩阵中的物理位置与访问路径，理解为何DTCM具有零等待特性而SRAM1存在总线仲裁延迟；第二，根据任务实时性要求、数据吞吐量、DMA访问需求三个维度，为变量、堆栈、缓冲区分配合适的内存区域；第三，掌握MPU（内存保护单元）配置方法，防止DMA与CPU访问冲突导致的数据不一致；第四，通过实际项目案例，学会使用STM32CubeIDE的链接脚本（.ld文件）和启动文件精细控制变量存放位置。
核心认知转变：多数开发者将STM32H7视为“更快的F4”，但H7的内存架构与F4有本质区别。F4所有SRAM都在同一条总线上，而H7的DTCM直连CPU内核，AXI SRAM连接主总线矩阵，SRAM1则挂在AHB总线上。这种差异意味着：同一个变量放在不同区域，访问速度可能相差5倍以上，且DMA能否访问也完全不同。
1.2 适用人群：谁需要这门课？
本课程适合以下三类工程师：嵌入式软件工程师，尤其是正在从F1/F4系列迁移到H7系列，或已经遇到H7项目性能瓶颈的开发者；物联网与工业控制开发者，需要同时处理实时控制逻辑（如电机FOC）、人机界面（如LVGL图形库）和无线协议栈（如Wi-Fi/蓝牙），对内存分配有复杂需求；高校电子类专业学生与竞赛团队，在准备全国大学生电子设计竞赛或智能车竞赛时，需要榨干H7的极限性能。课程默认你已掌握STM32基本外设使用（GPIO、定时器、UART），了解中断与DMA的基本概念，但不要求你有内存映射方面的先验知识。
| 学员类型 | 当前痛点 | 课程收益 |
|---|---|---|
| F4迁移开发者 | 代码在F4运行正常，移植到H7后随机死机 | 理解内存差异，正确配置MPU与链接脚本 |
| 高性能应用开发者 | 图形刷新率低、ADC采样率上不去 | 将关键缓冲放入AXI SRAM，发挥总线并行优势 |
| 多核应用开发者 | M7与M4通信数据错乱 | 掌握共享内存的缓存一致性处理策略 |
1.3 课程整体框架：六阶段递进式学习
课程共30章，分为六个阶段，每阶段解决一个核心问题。第一阶段（第1-4章）为内存架构基础，建立H7内存地图的整体认知，重点讲解总线矩阵与存储映射。第二阶段（第5-9章）深入DTCM，包括零等待特性的原理、中断栈与临界区变量的放置、以及DTCM与缓存协同的注意事项。第三阶段（第10-16章）聚焦AXI SRAM，涵盖高带宽数据缓冲、LTDC显存配置、以及多主设备访问仲裁。第四阶段（第17-22章）详解SRAM1及其与DMA的配合，包括DMA描述符放置、双缓冲机制和低功耗模式下的数据保持。第五阶段（第23-27章）为综合实战，通过三个完整项目（数字电源、HMI网关、双核音频处理器）演示内存规划的全流程。第六阶段（第28-30章）为调试与优化，教授使用故障分析仪、性能分析器和内存检测工具定位问题。
1.4 实战项目预览：三个贯穿课程的综合案例
为了让理论不悬空，课程设计了三个递进式实战项目。项目一：实时电机FOC控制器。该项目的核心约束是PWM中断响应时间必须小于1微秒，电流环计算需要高频访问转子角度与三相电流采样值。我们将演示如何将中断服务函数、转子角度变量、PI控制器参数全部放入DTCM，实现零等待访问。同时，ADC采样结果的DMA传输缓冲放置在SRAM1，利用其AHB总线特性避免与CPU争抢DTCM带宽。项目二：多功能HMI显示网关。该设备需要同时驱动7英寸RGB屏幕（分辨率1024x600）、处理以太网数据、运行图形界面。我们将LTDC的显存分配在AXI SRAM，利用其512位宽总线实现高刷新率；网络数据包缓冲放在SRAM1，通过DMA2进行零拷贝传输；而图形控件的状态变量放在DTCM，保证UI交互的即时响应。项目三：双核音频效果处理器。M7内核负责音频算法（如FIR滤波、混响），M4内核负责用户界面与USB音频流。两个内核通过共享内存交换数据，我们将重点解决缓存一致性问题——在AXI SRAM中划分共享区域，配置MPU将共享区域设置为非缓存（或写-through）模式，避免M7的D-Cache导致M4读取到陈旧数据。
重要提醒：在开始学习前，请准备好硬件平台（推荐STM32H750开发板或Nucleo-H743ZI2）、STM32CubeIDE 1.13以上版本、以及一块支持SWD调试的ST-Link。课程中的每个实验都提供完整的工程源码，但强烈建议你手动输入关键配置代码，而不是直接复制粘贴——内存配置的细微差别往往在动手过程中才能体会。
1.5 常见误区与学习建议
根据过往教学经验，初学者在学习内存分区时最容易陷入三个误区。误区一：认为所有SRAM性能相同。实际上，DTCM的访问延迟为0个等待周期，而AXI SRAM在总线冲突时可能需要插入等待周期，SRAM1的AHB访问则可能被DMA占用带宽。性能差异在实时控制场景下可能造成致命的时间抖动。误区二：盲目将所有变量放入DTCM。DTCM只有128KB（H743）或64KB（H750），且无法被DMA访问。如果DMA需要搬运的数据放在DTCM，会导致编译错误或运行时总线错误。误区三：忽略缓存一致性问题。M7内核带有D-Cache，当CPU写入AXI SRAM后，数据可能暂存在Cache中而尚未写回物理内存。如果此时DMA读取该区域，将得到旧数据。解决方法是使用MPU将共享区域配置为“非缓存”或使用软件清Cache指令。
为了获得最佳学习效果，建议你按照以下步骤进行：每章学习后，在开发板上实际运行示例代码，并使用调试器观察变量地址与内存内容；修改链接脚本，将同一变量放置在不同区域，对比性能差异；在完成前三个项目后，尝试将它们合并为一个综合系统，检验内存规划的全局观。课程中涉及的所有链接脚本配置、MPU初始化代码和DMA描述符设置，都会在对应章节给出完整可编译的工程。
学习工具推荐：使用STM32CubeIDE的“Memory view”窗口实时查看各区域使用率；利用“Live Expressions”功能监控关键变量的地址；在调试模式下，通过“Fault Analyzer”插件快速定位总线错误或硬错误（HardFault）的根源。这些工具能让你直观看到内存配置的效果，加速理解过程。
最后，请记住本课程的核心思想：内存分区不是简单的“把变量放哪里”，而是对系统实时性、带宽、功耗和可靠性的综合权衡。DTCM适合延迟敏感型数据，AXI SRAM适合吞吐密集型数据，SRAM1适合DMA交互型数据。理解这三者的本质区别，你就能在设计初期做出正确的架构决策，避免后期推倒重来的痛苦。现在，让我们从H7的内存地图开始，一步步构建你的内存管理知识体系。