2、STM32H7系列概述：芯片架构、双区SRAM（DTCM、ITCM、AXI SRAM、SRAM1/2/3）的物理分布与特性
STM32H7系列是ST公司面向高性能嵌入式应用推出的旗舰级Cortex-M7/M4双核（或单核）微控制器家族。与传统的STM32F系列相比，H7在架构上引入了多总线矩阵、哈佛缓存架构以及物理分离的SRAM分区，这使得它在运行TinyML推理任务时，能够通过精细的内存布局大幅提升数据吞吐效率。理解H7的芯片架构与SRAM物理分布，是后续进行双区部署、缓存策略优化和功耗调优的基石。本章将深入剖析H7的存储体系，重点厘清DTCM、ITCM、AXI SRAM以及SRAM1/2/3的地址映射、访问延迟、总线主控归属与典型应用场景。
上图展示了STM32H7系列（以H743为例）的核心存储架构与总线主控关系。从物理分布上看，H7将SRAM划分为三个域：D1域（CPU核心域）、D2域（外设与通信域）以及D3域（系统控制域）。其中，D1域包含ITCM、DTCM和AXI SRAM，D2域包含SRAM1/2/3，D3域则包含少量用于系统启动和电源管理的SRAM。这种物理隔离的设计，使得不同总线主控（如CPU、DMA、以太网MAC）可以并行访问不同域的SRAM，从而避免总线冲突。
2.1 芯片架构总览：从单核到多域总线矩阵
核心原理：STM32H7系列基于ARM Cortex-M7内核（部分型号为M7+M4双核），其最大的架构特点是采用了AXI（Advanced eXtensible Interface）总线矩阵。与F系列使用的AHB/APB总线不同，AXI总线支持多主多从的并行访问，且具备独立的读写通道。在H7中，Cortex-M7核心通过AXI主接口连接到总线矩阵，同时DMA1、DMA2、MDMA、以太网MAC、USB HS等外设也作为总线主控接入。这意味着，当CPU正在从AXI SRAM读取权重数据时，DMA可以同时将传感器数据写入SRAM1，而以太网控制器则从SRAM2读取输出结果——三者互不干扰。
判断方法：在开发TinyML应用时，判断一个内存区域是否适合存放特定数据，需要关注三个关键指标：访问延迟（CPU访问所需时钟周期）、总线主控权限（哪些外设可以访问该区域）以及缓存一致性策略（是否需要软件维护Cache同步）。例如，DTCM和ITCM是CPU私有区域，DMA无法直接访问，因此不适合存放需要被外设读取的数据；而AXI SRAM虽然延迟略高于TCM，但支持DMA和CPU同时访问，且具备硬件Cache一致性维护机制（通过SCB的Cache操作指令）。
| 存储区域 | 物理地址 | 容量（H743） | 访问延迟 | 总线主控 | 典型用途 |
|---|---|---|---|---|---|
| ITCM | 0x0000 0000 | 64 KB | 0等待（CPU直连） | 仅CPU | 关键中断服务程序、实时性要求极高的指令 |
| DTCM | 0x2000 0000 | 128 KB | 0等待（CPU直连） | 仅CPU | 栈指针、频繁访问的全局变量、中间计算结果 |
| AXI SRAM | 0x2400 0000 | 512 KB | 1-2等待（与CPU同频） | CPU、DMA1/2、MDMA、以太网、USB | TinyML模型权重、输入输出缓冲区、大数组 |
| SRAM1 | 0x3000 0000 | 128 KB | 2-3等待（经AHB桥） | CPU、DMA1/2、以太网、USB、SDMMC | 外设数据交换缓冲区、DMA描述符 |
| SRAM2 | 0x3002 0000 | 128 KB | 2-3等待（经AHB桥） | CPU、DMA1/2、以太网、USB、SDMMC | 通信协议栈缓冲区、双缓冲交替区 |
| SRAM3 | 0x3004 0000 | 32 KB | 2-3等待（经AHB桥） | CPU、DMA1/2、以太网、USB、SDMMC | 小容量快速数据、外设FIFO镜像 |
案例拆解：假设我们要在H743上部署一个语音关键词识别模型（TinyML），模型权重为300 KB，输入特征为40 KB，中间激活值为80 KB。如果将所有数据都放在AXI SRAM（512 KB）中，虽然容量足够，但CPU在每次推理时都需要通过AXI总线访问权重，而DMA同时也在搬运音频数据，可能产生总线竞争。更优的方案是：将300 KB权重放在AXI SRAM（利用其大容量和DMA可访问特性），将40 KB输入特征放在DTCM（CPU频繁读取，零等待），将80 KB中间激活值放在SRAM1（DMA可写入，且不占用CPU私有总线）。这样，CPU在DTCM中处理特征提取，DMA在SRAM1中准备下一帧数据，AXI SRAM中的权重通过Cache预取，三者并行工作，推理延迟可降低约20%。
__attribute__((section(".dtcm"))) 将关键变量强制放入DTCM。但需注意，DTCM总容量有限（128 KB），且栈指针默认指向DTCM，若栈溢出会静默覆盖其他变量，务必在调试时开启栈保护。
2.2 双区SRAM深度解析：TCM与AXI SRAM的协同
核心原理：“双区SRAM”这一概念在H7中特指紧耦合内存（TCM）与AXI SRAM的配合使用。TCM是ARM处理器特有的低延迟内存，直接连接到CPU核心，不经过总线矩阵，因此访问延迟为零。ITCM用于指令存储，DTCM用于数据存储。而AXI SRAM则挂在AXI总线矩阵上，虽然延迟略高，但容量大且支持多主控访问。在TinyML推理中，权重数据（只读）适合放在AXI SRAM并通过Cache加速，中间激活值（频繁读写）适合放在DTCM以减少延迟，指令代码则适合放在ITCM或Flash中。
操作流程：在实际工程中，合理分配双区SRAM的步骤如下：
- 分析内存需求：使用
arm-none-eabi-size工具查看编译后的 .text（代码）、.data（已初始化数据）、.bss（未初始化数据）段大小。 - 确定关键路径：识别推理循环中最频繁访问的数据（如卷积层的输入/输出特征图），将其声明为DTCM变量。
- 配置Cache策略：对于AXI SRAM区域，启用SCB的Cache（ICache和DCache），并设置Write-Back模式以提高写入性能。
- 调整链接脚本：在 .ld 文件中为不同区域命名，并使用
__attribute__((section))将变量分配到指定区域。 - 验证性能：使用DWT计数器或STM32CubeMonitor测量推理时间，对比不同分配方案的差异。
/* 链接脚本片段示例 */
MEMORY
{
ITCM (x) : ORIGIN = 0x00000000, LENGTH = 64K
DTCM (rw) : ORIGIN = 0x20000000, LENGTH = 128K
AXI_SRAM (rwx) : ORIGIN = 0x24000000, LENGTH = 512K
SRAM1 (rw) : ORIGIN = 0x30000000, LENGTH = 128K
}
/* 将权重数组放入AXI SRAM */
const float weights[300*1024/4] __attribute__((section(".axi_sram"))) = { ... };
/* 将中间缓冲区放入DTCM */
float activations[80*1024/4] __attribute__((section(".dtcm"))) = { 0 };常见误区：许多开发者误以为TCM容量小，只适合存放少量变量，而忽略了其零等待特性对性能的巨大提升。实际上，在卷积运算中，将输入特征图放入DTCM，每次读取可节省2-3个时钟周期，对于100万次乘加运算，累计节省可达数百万周期。另一个误区是忽视Cache一致性：当DMA写入AXI SRAM后，CPU读取前必须执行 SCB_CleanDCache() 或 SCB_InvalidateDCache()，否则可能读到脏数据。在双区部署中，建议将DMA缓冲区放在SRAM1/2（D2域），而将CPU计算缓冲区放在DTCM或AXI SRAM，从物理上隔离数据流。
2.3 SRAM1/2/3的物理特性与D2域外设协同
核心原理：SRAM1/2/3位于D2域，它们通过AHB总线桥连接到AXI总线矩阵。D2域是外设密集区，包括以太网MAC、USB OTG HS、SDMMC、DCMI摄像头接口等。这些外设通常带有DMA控制器，可以直接访问SRAM1/2/3，而无需CPU干预。在TinyML应用中，SRAM1/2/3常被用作数据采集缓冲区和推理结果输出缓冲区。例如，摄像头采集的图像数据通过DCMI接口直接写入SRAM1，CPU从SRAM1读取图像进行预处理，然后将处理后的特征图放入DTCM进行推理，最后将分类结果写入SRAM2供USB发送。
判断方法：选择SRAM1还是SRAM2/3，主要取决于外设的DMA通道分配和总线负载。H7的DMA1和DMA2各有8个通道，每个通道可以配置为从特定外设搬运数据到特定内存地址。当多个外设同时工作时，应尽量将不同外设的缓冲区分配到不同的SRAM区域，以减少AHB总线冲突。例如，将以太网接收缓冲区放在SRAM1，USB发送缓冲区放在SRAM2，摄像头DMA缓冲区放在SRAM3，这样三个外设可以并行访问各自的SRAM。
| 外设 | 推荐SRAM区域 | 原因 | 注意事项 |
|---|---|---|---|
| 以太网MAC | SRAM1 | DMA描述符和缓冲区需连续，SRAM1容量大 | 描述符需32位对齐，缓冲区需4字节对齐 |
| USB OTG HS | SRAM2 | USB FIFO与SRAM2带宽匹配 | 避免与以太网同时访问SRAM1造成冲突 |
| 摄像头DCMI | SRAM3 | 小容量、高频写入，SRAM3独立于SRAM1/2 | SRAM3仅32KB，需使用双缓冲交替写入 |
| SDMMC | SRAM1或SRAM2 | SD卡数据块较大，需连续内存 | 使用DMA2的通道，避免与DMA1冲突 |
案例拆解：在一个工业缺陷检测项目中，我们使用H743通过DCMI接口连接OV5640摄像头（640x480 RGB565），通过以太网将推理结果上传。初始方案将所有缓冲区放在AXI SRAM，导致推理帧率仅为15 FPS。分析发现，摄像头DMA写入AXI SRAM时，与CPU读取权重数据产生总线竞争。优化后，将摄像头缓冲区（640*480*2 = 600 KB）拆分为两个300 KB的缓冲区，分别放在SRAM1和SRAM2（双缓冲），以太网发送缓冲区放在SRAM3（32 KB足够存放一帧结果），权重和中间激活值保留在AXI SRAM和DTCM。调整后，摄像头DMA和以太网DMA不再占用AXI总线，CPU可以全速访问AXI SRAM中的权重，帧率提升至28 FPS，且CPU占用率下降12%。
2.4 内存布局策略与TinyML部署的映射关系
核心原理：TinyML模型在STM32H7上的部署，本质上是将模型权重、输入输出张量、中间计算缓冲区和运行时堆栈映射到不同的SRAM区域。由于H7的SRAM总容量（H743为1 MB）远大于传统MCU，可以容纳中等规模的CNN模型（如MobileNetV1）。但内存布局的优劣直接影响推理速度和功耗。一个合理的布局应满足：高频访问数据放在低延迟区域，大块数据放在大容量区域，外设交互数据放在DMA可访问区域。
操作流程：以下是针对TinyML推理的通用内存布局流程：
- 模型分析：使用TensorFlow Lite for Microcontrollers的模型转换工具，导出权重数组和算子执行顺序。
- 内存预算：计算权重大小（通常为float32或int8量化）、输入/输出张量大小、每个算子的临时缓冲区大小。
- 区域分配：将权重数组放入AXI SRAM（启用DCache），将输入张量放入DTCM，将输出张量放入SRAM1（便于DMA发送），将临时缓冲区放入SRAM2或DTCM剩余空间。
- 堆栈配置：将Cortex-M7的栈指针指向DTCM顶部，并设置栈大小（建议至少8 KB，若使用递归或浮点运算需更大）。
- Cache配置：启用ICache和DCache，设置DCache为Write-Back模式，并确保DMA缓冲区所在区域（SRAM1/2/3）的Cache策略为Write-Through或禁用Cache。
/* 内存布局示意 */
/* DTCM: 128 KB */
/* - 栈空间: 16 KB (0x20000000 - 0x20003FFF) */
/* - 输入张量: 40 KB (0x20004000 - 0x2000DFFF) */
/* - 中间激活: 72 KB (0x2000E000 - 0x2001FFFF) */
/* AXI SRAM: 512 KB */
/* - 模型权重: 300 KB (0x24000000 - 0x2404AFFF) */
/* - 输出张量: 20 KB (0x2404B000 - 0x2404FFFF) */
/* SRAM1: 128 KB */
/* - DMA输入缓冲区: 64 KB (0x30000000 - 0x3000FFFF) */
/* - 日志缓冲区: 64 KB (0x30010000 - 0x3001FFFF) */常见误区：一个常见的错误是将所有数据都放入AXI SRAM，认为其容量大且支持DMA。但AXI SRAM的访问延迟虽然低于SRAM1/2/3，却高于DTCM。在卷积运算中，每次权重读取和激活值读取都会产生延迟差异。另一个误区是忽略Cache的缓存行对齐。Cortex-M7的DCache缓存行大小为32字节，如果变量跨缓存行，会导致额外的缓存操作。建议将关键数组按32字节对齐（使用 __attribute__((aligned(32)))）。
综上所述，STM32H7的双区SRAM架构为TinyML部署提供了极大的灵活性。通过深入理解ITCM、DTCM、AXI SRAM和SRAM1/2/3的物理特性与总线关系，开发者可以像配置PC内存一样精细地管理MCU内存，从而在资源受限的嵌入式设备上实现高效的神经网络推理。在实际项目中，建议使用STM32CubeMX的Memory视图和性能分析器，结合本章的布局原则，反复迭代优化，最终找到最适合特定模型和应用场景的内存分配方案。