课程导入：学习目标、适用人群、课程整体框架与学习路径
嵌入式人工智能（TinyML）正在从概念验证走向量产落地，而STM32H7系列凭借双核Cortex-M7+M4架构、高达2MB的Flash和1MB的SRAM，成为在MCU上部署轻量级神经网络模型的主流平台之一。然而，绝大多数开发者在完成模型训练并转换出.tflite或.onnx文件后，真正卡住他们的往往不是算法本身，而是——模型参数、中间激活缓冲区、算子运行时内存、DMA缓冲区、通信协议栈这些内存实体如何在物理SRAM上合理布局。一个不经意的内存越界或对齐错误，轻则推理结果错误，重则硬件异常（HardFault）或系统死机。本课程正是围绕这一核心痛点，系统讲解在STM32H7双区SRAM（DTCM、AXI SRAM、SRAM1/2/3、备份SRAM）上部署TinyML模型的内存布局方法论。
上图展示了本课程的整体框架：左侧为学习目标，中间为十大核心模块，右侧为三阶段学习路径。课程从STM32H7的内存物理架构出发，逐步深入到TinyML模型的内存需求分析、布局策略、链接脚本编写、运行时内存池设计、MPU保护、DMA一致性处理，最终通过综合项目将知识串联起来。整个课程强调“理论→方法→实践→复盘”的闭环学习模式。
1.1 学习目标：从“能跑”到“跑得好”
本课程的学习目标分为四个层次，层层递进：
| 层次 | 目标 | 可验证成果 |
|---|---|---|
| 基础层 | 理解STM32H7的SRAM物理分区、总线架构和访问特性 | 能画出内存映射图，说明各SRAM的地址范围、总线连接和访问速度差异 |
| 方法层 | 掌握TinyML模型的内存组成（权重、激活、中间结果、元数据） | 能使用工具分析模型内存需求，列出各内存段的大小和生命周期 |
| 实践层 | 熟练编写链接脚本，实现双区SRAM的静态和动态内存布局 | 能独立完成一个TinyML模型的完整内存布局，并通过运行时验证 |
| 优化层 | 运用MPU、DMA、缓存一致性等技术进行内存调优和故障排查 | 能定位并解决内存越界、对齐错误、缓存不一致等典型问题 |
需要特别强调的是，本课程的目标不是“让模型在MCU上跑起来”这种初级标准，而是追求“在有限内存下稳定、高效、可维护地运行”。这意味着你需要理解每个字节的去向，知道为什么权重放在DTCM而激活缓冲区放在AXI SRAM，以及当内存不足时应该优先压缩哪一部分。
1.2 适用人群：谁需要这门课程
本课程面向以下三类人群，每类人群的学习侧重点略有不同：
- 嵌入式软件工程师（MCU方向）：已有STM32开发经验，希望将AI能力集成到现有产品中。这类学员应重点关注第3-6章（内存架构、布局策略、链接脚本）和第9-12章（MPU保护、错误排查），快速建立内存布局的工程化能力。
- AI算法工程师（边缘计算方向）：熟悉TensorFlow/PyTorch等框架，但对MCU内存资源缺乏直观认识。这类学员建议从第1章开始系统学习，特别是第2章（TinyML模型内存组成）和第7-8章（内存池设计、运行时管理），理解算法在硬件上的真实开销。
- 物联网/嵌入式系统架构师：负责整体方案选型和架构设计。这类学员应重点关注第1章（课程导入）、第5章（双区SRAM布局策略）、第10章（多模型动态加载）和第15-20章（性能基准测试与调优），从宏观层面把握内存布局对系统性能的影响。
无论你属于哪类人群，都需要具备以下基础：
- C语言编程能力（指针、结构体、内存操作）；
- STM32CubeIDE或Keil MDK的基本使用经验；
- 对链接脚本（
.ld文件）有初步了解； - 基本的数字信号处理或神经网络概念（不要求深入）。
1.3 课程整体框架：十大模块，三阶段递进
本课程共30章，分为三大阶段，每个阶段都有明确的交付物和验收标准：
| 阶段 | 章节范围 | 核心主题 | 阶段交付物 |
|---|---|---|---|
| 基础夯实 | 第1-8章 | 内存架构、模型分析、布局策略、链接脚本、内存池 | 一个可在STM32H7上运行的TinyML推理demo，内存布局合理且文档完整 |
| 进阶优化 | 第9-20章 | MPU保护、错误排查、DMA一致性、多模型管理 | 一个具备内存保护机制、可动态切换多个模型的系统框架 |
| 实战应用 | 第21-30章 | 综合项目、性能调优、功耗优化、量产考虑 | 一个接近量产水平的完整TinyML应用，包含详细的内存分析报告 |
每个章节内部遵循统一的结构：核心原理→判断方法/操作流程→案例拆解→常见误区/总结复盘。这种结构设计是为了让你不仅知道“怎么做”，更理解“为什么这么做”，以及“什么时候不能这么做”。
1.4 学习路径：如何高效使用本课程
为了最大化学习效果，建议按照以下路径进行学习：
- 顺序学习（推荐）：从第1章到第30章按顺序学习。每章结束后，完成章节末尾的实践练习，并在下一章开始前回顾上一章的关键概念。这种路径适合大多数学习者，确保知识体系的完整性。
- 跳跃学习（有经验者）：如果你已经熟悉STM32H7的内存架构，可以跳过第1-2章，从第3章（双区SRAM布局策略）开始。但建议至少浏览第1章，了解课程的整体框架和术语定义。
- 项目驱动学习：如果你有一个具体的项目需求（例如“在STM32H750上部署关键词唤醒模型”），可以以项目为主线，遇到问题再回到对应章节查阅。此时，建议重点关注第5章（布局策略）、第7章（内存池设计）和第12章（错误排查）。
无论选择哪种路径，都建议准备一块STM32H7开发板（推荐NUCLEO-H743ZI2或STM32H750B-DK），并安装好STM32CubeIDE（版本1.10以上）和STM32CubeProgrammer。硬件调试工具（如J-Link或ST-Link）也是必需的。
1.5 案例拆解：一个典型的内存布局失败场景
为了让你更直观地理解内存布局的重要性，我们来看一个真实案例。某团队在STM32H743上部署一个语音识别模型，模型大小约400KB，他们最初将模型权重直接放在AXI SRAM（地址0x24000000），激活缓冲区放在DTCM（地址0x20000000）。
初始现象：模型推理结果正确，但推理速度比预期慢30%。进一步分析发现，CPU访问AXI SRAM的延迟明显高于DTCM，而权重数据在推理过程中被频繁访问，导致性能瓶颈。
分析过程：通过STM32CubeMonitor的实时内存监控功能，团队发现AXI SRAM的带宽利用率达到85%，而DTCM的利用率仅为20%。进一步检查链接脚本，发现权重数据被默认分配到AXI SRAM，而DTCM只存放了少量系统变量。
解决方案：团队修改了链接脚本，将权重数据迁移到DTCM（DTCM容量128KB，但模型权重400KB无法完全放入）。于是他们采用分层放置策略：将模型的前几层权重（约100KB）放在DTCM，其余层权重放在AXI SRAM。同时，在推理过程中，通过DMA将AXI SRAM中的权重预取到DTCM，实现流水线处理。
结果对比：优化后，推理速度提升了22%，AXI SRAM带宽利用率降至60%，DTCM利用率提升至75%。系统整体功耗降低了15%，因为CPU等待内存访问的时间显著减少。
复盘经验：这个案例告诉我们，内存布局不仅仅是“把数据放进去”，更要考虑访问频率、总线带宽、DMA能力等因素。如果一开始就按照本课程的方法进行内存规划，可以避免后续的大规模重构。
1.6 常见误区与总结复盘
在课程开始之前，我们先梳理几个初学者常见的误区，这些误区将在后续章节中逐一深入剖析：
| 误区 | 后果 | 正确做法 |
|---|---|---|
| 将所有数据放在一个SRAM区域 | 总线拥塞、性能下降、内存碎片 | 根据访问频率和生命周期分散放置 |
| 忽略内存对齐要求 | 硬件异常、数据损坏、性能下降 | 遵循4字节/8字节对齐规则，使用__attribute__((aligned(8))) |
| 不区分DTCM和AXI SRAM的访问特性 | CPU访问延迟高、DMA冲突 | 高频访问数据放DTCM，DMA缓冲区放AXI SRAM |
| 静态分配所有内存 | 内存利用率低、无法适应多模型场景 | 使用内存池动态管理，按需分配 |
| 忽视MPU配置 | 内存越界难以发现、系统稳定性差 | 配置MPU区域，设置访问权限和缓存策略 |
总结本章，我们明确了课程的学习目标、适用人群、整体框架和学习路径。核心要点是：STM32H7双区SRAM的TinyML部署不是简单的“数据放置”，而是一个涉及架构理解、策略设计、工具使用和调试优化的系统工程。在接下来的29章中，我们将逐一攻克每个技术难点，最终让你能够自信地说：“我不仅能让模型跑起来，还能让它跑得又快又稳。”