📚 课程目录第2章多核CPU模型

多核CPU模型：Cortex-M4/M7多核异构架构解析

好，咱们进入第二章。这一章我打算把Cortex-M4和M7这对异构兄弟彻底讲透。你可能会问，为什么偏偏是M4和M7？因为在实际的嵌入式多核项目里，这对组合出现频率极高——M7负责高性能计算，M4负责实时控制，分工明确。

我个人习惯，在开始模拟之前，先把芯片的骨架搭清楚。否则后面调时序、调中断，你都不知道问题出在哪个核上。

M4 vs M7：核心差异在哪？

先看一张对比表，把关键参数摆出来：

特性	Cortex-M4	Cortex-M7
流水线级数	3级	6级（超标量）
指令吞吐	1.25 DMIPS/MHz	2.14 DMIPS/MHz
Cache	无（或可选）	L1 I/D Cache 必备
FPU	单精度	单/双精度
总线接口	AHB-Lite	AXI + AHB
典型应用	控制、通信	计算、DSP

看到没？M7的流水线比M4长了一倍，而且支持双发射。这意味着什么？意味着M7的时序模型更复杂，分支预测失败时的惩罚也更大。我在做Renode模拟时，曾经因为M7的Cache miss模型没配好，导致模拟出来的性能比实际芯片差了30%。

关键点：M7的6级流水线加上Cache，使得它的时序行为高度依赖代码的局部性。而M4的3级流水线相对“老实”，时序更容易预测。

MPU与Cache配置

MPU（内存保护单元）和Cache，这两个东西在多核异构场景下特别容易出问题。我见过太多人把MPU配错了，结果两个核互相踩内存，查了三天才发现。

先看MPU的配置结构：

// M7 MPU 配置示例（Region 0：ITCM，Region 1：DTCM）
MPU->RNR = 0;                    // 选择 Region 0
MPU->RBAR = 0x00000000;          // 基地址：ITCM
MPU->RASR = (0x1 << 0) |        // Enable
            (0x3 << 1) |        // 全权限
            (0x1 << 4) |        // TEX=1
            (0x0 << 16) |       // 大小：4KB
            (0x1 << 18);        // 可执行

MPU->RNR = 1;                    // 选择 Region 1
MPU->RBAR = 0x20000000;          // 基地址：DTCM
MPU->RASR = (0x1 << 0) |
            (0x3 << 1) |
            (0x0 << 4) |        // TEX=0，普通内存
            (0x0 << 16) |
            (0x1 << 18);

这里有个坑——TEX位。TEX=1表示Cacheable，TEX=0表示Non-Cacheable。如果你把共享内存区域配成了Cacheable，两个核各自缓存一份数据，那结果就是数据不一致。我曾经在一个项目中，M7往共享内存写了一个标志位，M4死活读不到更新，就是因为M7的Cache没刷。

避坑指南：共享内存区域必须配置为Non-Cacheable（TEX=0）或使用强序属性。如果非要Cache，记得在M7写完后执行DMB+DSB指令刷Cache。

Cache一致性：异构核的痛点

M4和M7之间没有硬件Cache一致性协议。这是ARM Cortex-M系列的设计哲学——简单、确定、低延迟。但代价就是，软件得自己维护一致性。

我总结了一个Cache操作流程，在Renode里验证过多次：

M7写共享数据 → 执行DMB确保写完成
M7刷Cache → 执行Clean DCache操作（M7特有）
M7发中断 → 通知M4数据已就绪
M4读数据 → 直接从内存读（M4无Cache或已配置Non-Cacheable）

反过来，M4写数据给M7时，M4不需要刷Cache（因为它没有），但M7需要Invalidate对应的Cache行，否则读到的是旧数据。

小技巧：在Renode里，你可以用sysbus.cpu[0].DumpCache()命令查看M7的Cache状态。调试Cache问题时特别好用。

中断控制器：NVIC vs GIC

M4和M7用的中断控制器不一样。M4用的是NVIC（Nested Vectored Interrupt Controller），M7用的是GIC（Generic Interrupt Controller）。虽然功能类似，但配置方式天差地别。

先看NVIC的配置：

// M4 NVIC 配置示例
NVIC_SetPriority(USART1_IRQn, 2);      // 设置优先级
NVIC_EnableIRQ(USART1_IRQn);           // 使能中断
NVIC_SetPendingIRQ(USART1_IRQn);       // 软件触发中断（调试用）

再看GIC的配置：

// M7 GIC 配置示例
GIC_SetPriority(IRQ_NUM, 0x80);        // 设置优先级
GIC_SetTarget(IRQ_NUM, 0x01);          // 目标CPU：CPU0
GIC_EnableIRQ(IRQ_NUM);                // 使能中断

注意看，GIC多了一个SetTarget操作。因为GIC可以路由中断到不同的CPU核。这在多核系统里非常关键——你可以把实时性要求高的中断路由到M4，把计算密集型的中断路由到M7。

Renode中的中断模拟

在Renode里模拟中断，核心是配置好IRQController和CPU的连接。我一般这样写平台描述文件：

// Renode .repl 文件片段
cpu0: CPU.CortexM7 @ sysbus
    cpuType: "cortex-m7"
    nvic: false
    gic: true
    gicVersion: GICv2

cpu1: CPU.CortexM4 @ sysbus
    cpuType: "cortex-m4"
    nvic: true
    nvicPriorityBits: 4

// 中断连接
interrupt: IRQControllers.GIC @ sysbus 0xF0000000
    cpuCount: 2
    cpu[0] -> cpu0
    cpu[1] -> cpu1

这里有个细节：M7的GIC版本我用了GICv2，因为v3/v4在Cortex-M系列里不常见。如果你模拟的是Cortex-A系列，那才需要GICv3。

经验之谈：在Renode里调试中断时，先用showInterrupts命令看看中断有没有被正确触发。我遇到过好几次，代码里配好了中断，但Renode里没连对线，结果中断一直没响应。

多核启动流程

最后聊一下多核启动。M4和M7的启动顺序有讲究：

M7先启动：M7从Flash加载启动代码，初始化系统时钟、MPU、GIC
M7加载M4固件：M7把M4的固件拷贝到指定内存地址（通常是DTCM或SRAM）
M7释放M4复位：通过系统控制寄存器释放M4的复位信号
M4开始执行：M4从预设的入口地址开始运行

这个流程在Renode里可以用脚本模拟：

// Renode 启动脚本
mach create "DualCore"
machine LoadPlatformDescription @platforms/dual_core.repl

// 加载M7固件
sysbus.cpu0 LoadELF @firmware/m7_firmware.elf

// 加载M4固件到指定地址
sysbus WriteBytes @firmware/m4_firmware.bin 0x20000000

// 启动M7
cpu0 StartGdbServer 3333
cpu0 IsHalted true

// 等待M7初始化完成，然后启动M4
cpu1 StartGdbServer 3334
cpu1 IsHalted false

嗯，这里要注意：M4的复位向量表必须放在正确的位置。我见过有人把M4的向量表放在了Flash里，结果M4一启动就跑飞了。正确的做法是把向量表放在SRAM里，由M7在启动时设置好。

本章小结

这一章我们覆盖了M4和M7的核心差异、MPU/Cache配置、中断控制器模拟，以及多核启动流程。这些东西是后面做时序分析和性能调优的基础。你想想看，如果连Cache一致性都没处理好，那测出来的时序数据全是假的。

下一章我们会深入Renode的时序模型，看看怎么精确模拟每条指令的执行时间。到时候你会用到今天讲的这些配置。