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本课程属于：132-RISC-V处理器核微架构设计 嵌入式基础与RISC-V · 共 10 门相关课程，组合学习更完整。

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FPGA原型验证RISC-V处理器综合实现实战

共计 30 章节

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课程导论与开发环境搭建

FPGA原型验证概述 · RISC-V架构简介 · Vivado开发环境安装与配置

课程导论开发环境搭建

RISC-V指令集架构基础

RV32I基础整数指令集详解 · 指令编码格式 · 寄存器约定与ABI

RISC-V指令集架构基础

处理器微架构设计入门

经典5级流水线结构 · 取指(IF)阶段设计 · 译码(ID)阶段设计

处理器微架构设计…经典5级流水线结…

RTL设计与仿真基础

Verilog HDL核心语法回顾 · 模块化设计方法 · Testbench编写技巧

取指单元(IFU)设计与实现

PC生成逻辑 · 指令存储器(IMEM)接口 · 分支预测基础(BTB)

IFU取指单元

译码单元(IDU)设计与实现

指令译码逻辑 · 立即数生成器 · 寄存器文件(RegFile)设计

IDU译码单元

执行单元(EXU)设计与实现

ALU算术逻辑运算 · 移位器设计 · 比较器设计

EXU执行单元

访存单元(MEM)与写回单元(WBU)设计

数据存储器(DMEM)接口 · 加载/存储指令实现 · 写回选择逻辑

流水线控制与冒险处理

结构冒险 · 数据冒险(前递/转发) · 控制冒险(分支预测)

流水线控制冒险处理

完整单周期与多周期RISC-V处理器实现

整合各模块 · 单周期处理器实现 · 多周期处理器实现

RISC-V完整单周期

FPGA开发板选型与特性

Xilinx Artix-7/Kin… · 板级外设(时钟 · 复位

FPGA开发板选型

Vivado综合与实现流程

综合(Synthesis)概念 · 布局布线(Place & Route… · 时序约束基础(XDC)

RISC-V处理器在FPGA上的综合

创建Vivado工程 · 添加RTL源文件 · 设置综合策略

时序分析与优化

建立时间与保持时间 · 关键路径分析 · 时序报告解读

时序分析优化

资源利用率分析与优化

LUT · FF · BRAM

资源利用率分析优化

功耗分析与优化

FPGA功耗组成 · Vivado Power Repor… · 时钟门控

功耗分析优化

FPGA片上调试技术

集成逻辑分析仪(ILA)原理 · VIO虚拟IO使用 · 触发条件设置

FPGA片上调试技术

UART通信模块设计与集成

UART协议基础 · 波特率发生器设计 · 发送/接收模块实现

UART通信模块设计

GPIO与中断控制器设计

通用输入输出(GPIO)模块 · 中断控制器(PLIC)设计 · 异常处理机制

GPIO断控制器设计

片上存储器系统设计

Block RAM(BRAM)配置 · 指令缓存(I-Cache)设计 · 数据缓存(D-Cache)设计

片上存储器系统设…Block

AXI4总线协议与接口

AXI4/ AXI4-Lite协议介… · 握手信号 · 读写事务

AXI4总线协议

SoC系统集成

将RISC-V核封装为AXI Mas… · 集成UART/GPIO/Timer外… · 地址空间映射

SoC系统集成

启动流程与Bootloader设计

FPGA配置流程 · Boot ROM设计 · Flash控制器

Bootloader启动流程

裸机程序开发与运行

RISC-V GCC工具链使用 · 链接脚本编写 · 启动代码(startup.S)

裸机程序开发运行

FreeRTOS在RISC-V上的移植

FreeRTOS内核简介 · 任务调度原理 · 上下文切换实现

性能评估与基准测试

CoreMark基准测试移植 · Dhrystone测试 · 性能计数器设计

性能评估基准测试

高级优化技术

超标量架构简介 · 乱序执行概念 · 分支预测改进(TAGE)

高级优化技术超标量架构简介

调试与验证方法论

形式化验证简介 · 覆盖率驱动验证 · UVM基础

调试验证方法论

基于FPGA的RISC-V游戏机 · PS2键盘接口 · 贪吃蛇游戏实现

项目实战FPGA

课程总结与未来展望

RISC-V生态现状 · 开源处理器核对比(Boom/Rock… · AI加速器与RISC-V融合趋势

课程总结未来展望