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RISC-V处理器微架构项目开发与性能分析实战

共计 30 章节
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01
RISC-V与微架构概述
RISC-V指令集架构简介 · 微架构设计目标 · 经典五级流水线概览
RISC-V微架构概述
02
开发环境搭建
Verilog/SystemVeri… · RISC-V GCC工具链 · 仿真环境（Verilator/Ica…
开发环境搭建Verilog/Syst…
03
取指阶段（IF）设计
PC生成逻辑 · 指令存储器接口 · 分支预测器基础（静态预测）
IF取指阶段
04
译码阶段（ID）设计
指令译码逻辑 · 寄存器堆（RegFile）设计 · 立即数生成单元
ID译码阶段
05
执行阶段（EX）设计
ALU设计（算术/逻辑/移位） · 比较器设计 · 分支条件判断
EX执行阶段
06
访存阶段（MEM）设计
数据存储器接口 · 加载/存储指令处理 · 字节寻址与对齐
MEM访存阶段
07
写回阶段（WB）设计
写回选择逻辑 · 寄存器写使能控制 · 数据前递（Forwarding）基础
WB写回阶段
08
流水线数据冒险与解决
数据冒险类型（RAW/WAR/WAW… · 前递网络设计 · 流水线停顿（Stall）机制
流水线数据冒险解决
09
流水线控制冒险与解决
分支冒险 · 跳转冒险 · 分支预测与冲刷（Flush）机制
流水线控制冒险解决
10
结构冒险与解决
存储器端口冲突 · 多周期指令处理 · 资源复制策略
结构冒险解决
11
分支预测器设计（一）
静态分支预测（BTB） · 动态分支预测（2-bit饱和计数器）…
分支预测器设计BTB
12
分支预测器设计（二）
全局历史预测器（Gshare） · 局部历史预测器 · 混合预测器
分支预测器设计Gshare
13
异常与中断处理
异常类型（非法指令 · 地址错误） · 中断请求
异常断处理
14
多周期指令支持
乘法/除法指令（M扩展） · 多周期握手协议 · 流水线冻结机制
多周期指令支持乘法
15
加载-使用冒险优化
加载延迟槽 · 乱序完成与顺序提交 · Store Buffer设计
加载使用冒险优化
16
存储器层次结构（一）
Cache基本原理 · 直接映射Cache设计 · 写策略（Write-Through/…
存储器层次结构Cache
17
存储器层次结构（二）
组相联Cache设计 · LRU替换算法 · Cache一致性基础
存储器层次结构Cache
18
TLB（快表）设计
页表遍历 · TLB Miss处理 · TLB与Cache协同
TLB快表
19
乱序执行基础
保留站（Reservation St… · 重排序缓冲（ROB）原理
乱序执行基础Reservation
20
寄存器重命名
物理寄存器与逻辑寄存器 · 重命名映射表 · 释放逻辑
寄存器重命名物理寄存器
21
发射与调度
集中式调度与分布式调度 · 唤醒与选择逻辑 · 发射宽度设计
发射调度
22
提交与退休
ROB提交逻辑 · 精确异常模型 · 原子操作支持
提交退休
23
性能分析基础
CPI/IPC计算 · Amdahl定律 · 性能瓶颈识别方法
性能分析基础CPI/IPC
24
性能模拟器搭建
基于Verilator的RTL仿真框… · 性能计数器（Performance…
性能模拟器搭建Verilator
25
基准测试程序
CoreMark · Dhrystone · SPEC CPU2000/2006简…
基准测试程序CoreMark
26
性能数据采集
仿真波形分析 · 日志统计 · 自动化脚本（Python/Perl）…
性能数据采集仿真波形分析
27
性能瓶颈分析
关键路径分析 · 流水线停顿统计 · 分支预测率分析
性能瓶颈分析关键路径分析
28
微架构优化实战（一）
增加流水线深度 · 调整Cache参数 · 优化分支预测器
微架构优化实战增加流水线深度
29
微架构优化实战（二）
增加发射宽度 · 优化前递网络 · 减少结构冒险
微架构优化实战增加发射宽度
30
项目总结与报告撰写
微架构设计文档 · 性能分析报告 · 未来优化方向
项目总结报告撰写