📚 课程目录第4章取指单元设计

4、取指单元设计：PC生成逻辑、指令存储器接口、分支预测基础（静态预测）

取指单元，说白了就是处理器内核的“粮草官”。它负责决定下一行代码从哪里拿，然后从存储器里把指令取回来。如果取指单元设计得不好，整个流水线就得饿肚子——性能直接崩盘。

我个人习惯把取指单元拆成三个模块来看：PC生成逻辑、指令存储器接口、分支预测。咱们一个一个聊。

4.1 PC生成逻辑：下一条指令的地址从哪来？

PC（Program Counter）就是当前指令的地址。正常情况下，每条指令执行完，PC就加4（RISC-V是定长32位指令）。但遇到分支、跳转、异常时，PC就得被“篡改”了。

PC生成逻辑的核心就是一个多路选择器加一个加法器。我画了个简图，你看看就明白了。

你看，PC寄存器当前值走两条路：一条是+4走顺序执行，另一条是分支目标计算。MUX根据控制信号选一个送到下一PC。就这么简单。

小提示： 我建议PC寄存器用同步复位，异步复位在综合时容易出时序问题。另外，PC的位宽就是地址总线宽度，RV32是32位，RV64是64位。

4.2 指令存储器接口：怎么把指令拿回来？

指令存储器接口，就是PC和存储器之间的“快递员”。它负责把PC地址发出去，然后等存储器把指令数据送回来。

接口信号就那么几个：

信号名	方向	说明
`pc_req`	输出	读请求使能
`pc_addr`	输出	读地址（32位）
`instr_rdata`	输入	读回的指令数据（32位）
`instr_valid`	输入	读数据有效标志

这里有个坑：存储器读数据是有延迟的。你不能今天发地址，明天就指望数据回来。所以接口里一定要有握手信号，或者至少有个valid信号。

注意： 我曾经在一个项目里忘了处理instr_valid为低的情况，结果取指单元连续取到垃圾数据，整个流水线跑飞了。排查了整整两天才找到原因——就是少了一个等待valid的简单状态机。

我一般会在取指单元里加一个简单的状态机：

// 取指状态机示例
typedef enum logic [1:0] {
    IDLE,
    WAIT_VALID,
    DONE
} fetch_state_t;

fetch_state_t state, next_state;

always_ff @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        state <= IDLE;
    else
        state <= next_state;
end

always_comb begin
    next_state = state;
    case (state)
        IDLE: begin
            if (pc_req_ready)
                next_state = WAIT_VALID;
        end
        WAIT_VALID: begin
            if (instr_valid)
                next_state = DONE;
        end
        DONE: begin
            next_state = IDLE;
        end
    endcase
end

这个状态机虽然简单，但能保证取指单元不会在数据没准备好时乱取指令。

4.3 分支预测基础：静态预测

分支预测，说白了就是猜下一条指令是不是跳转。猜对了，流水线顺畅跑；猜错了，就得清空流水线重新来，浪费好几个时钟周期。

静态预测是最简单的预测方式——它不看历史，只看指令本身。RISC-V里常见的静态预测策略有：

预测不跳转（Not Taken）：默认顺序执行，只有分支真的发生时才会跳转。实现最简单，但遇到循环末尾的分支就惨了——每次都要猜错一次。
预测跳转（Taken）：默认跳转到目标地址。适合循环体，但遇到不跳转的分支就浪费了。
向后跳转预测Taken，向前跳转预测Not Taken：这是RISC-V官方推荐的静态策略。向后跳转通常是循环，猜Taken；向前跳转通常是条件判断，猜Not Taken。

我个人习惯用第三种策略。为什么？因为循环在程序里占比很高，向后跳转猜Taken能大幅减少循环末尾的流水线冲刷。

  核心要点： 静态预测虽然简单，但正确率一般在60%-70%左右。对于入门级处理器内核，这个精度已经够用了。如果你要做高性能内核，那就得上动态预测（比如BTB、GShare），那是后面章节的内容。

静态预测的实现也很直接：

// 静态预测逻辑
wire is_branch = (opcode == OPCODE_BRANCH);
wire is_jal   = (opcode == OPCODE_JAL);
wire is_jalr  = (opcode == OPCODE_JALR);

// 向后跳转：目标地址 < 当前PC
wire is_backward = (branch_target < pc_current);

// 预测结果
wire predict_taken;
assign predict_taken = is_jal || is_jalr || (is_branch && is_backward);

你看，JAL和JALR是无条件跳转，直接预测Taken。条件分支则看方向：向后就Taken，向前就Not Taken。

嗯，这里要注意：预测错了怎么办？那就得在执行阶段发现实际分支结果后，冲刷流水线，把预测错的指令全部清掉，然后从正确地址重新取指。这个机制叫“分支误预测恢复”，我后面会专门讲。

4.4 取指单元整体结构

把上面三个模块拼起来，就是完整的取指单元了。我画了张整体结构图，你感受一下。

从图里你能看到，PC生成逻辑和分支预测是紧密耦合的——分支预测告诉PC生成逻辑“下一条地址要不要跳”。而指令存储器接口只管拿着地址去取数据，取回来送给译码单元。

设计建议： 我建议把分支预测的“目标地址计算”放在取指阶段，而不是执行阶段。这样一旦预测Taken，下一拍就能直接取目标地址的指令，不用等执行阶段算完。代价是多一个加法器，但性能提升很明显。

4.5 避坑指南

做取指单元设计，有几个坑我踩过，你注意一下：

PC对齐问题：RISC-V指令是32位定长，PC必须是4字节对齐。如果PC出现非对齐地址，取指单元必须报异常。我曾经在写测试用例时故意给了一个非对齐地址，结果仿真直接挂死——因为没处理异常。
存储器读延迟：不要假设指令存储器是零延迟的。真实系统中，指令缓存（I-Cache）可能有1-3个周期的延迟。取指单元必须能处理等待状态。
分支预测与异常优先级：如果同时发生分支预测和异常，异常优先。因为异常是必须处理的，分支预测错了还能恢复。
复位后PC值：RISC-V规范规定复位后PC从0x8000_0000开始（或者由硬件平台决定）。不要默认从0x0000_0000开始，那是MIPS的习惯。

好了，取指单元的核心内容就这些。你先把PC生成逻辑和静态预测搭起来，跑几个简单的测试用例——比如一个循环累加程序，看看取指单元能不能正确地在循环体里来回跳转。能跑通，就算入门了。