3. 处理器微架构入门：经典五级流水线
流水线，说白了就是让处理器干活更高效的一种方式。你想想看，如果每个指令都得等前一个彻底完成才能开始，那CPU大部分时间都在空转。五级流水线把一条指令拆成五个步骤，每个步骤由独立的硬件模块处理，这样就能同时处理五条不同指令的不同阶段。
我刚开始接触RISC-V时，总觉得流水线是个黑盒子。直到自己动手搭了一个简易核，才真正理解它为什么是处理器设计的基石。这一章，我们就来拆开这个黑盒子。
3.1 五级流水线的基本概念
经典的五级流水线，每一级都有自己的任务。我习惯把它们记成：取指、译码、执行、访存、写回。下面这张图能帮你快速建立整体印象。
每个时钟周期，流水线向前推进一步。理想情况下，每个周期都能完成一条指令。但现实没这么美好——数据冒险和结构冒险就是拦路虎。
3.2 每一级在做什么
我们逐级看一下。我建议你对照上面的SVG图来理解。
3.2.1 取指 (IF)
程序计数器（PC）指向指令存储器，取出当前指令。同时，PC自增4（RISC-V是定长32位指令），或者根据分支跳转目标更新。这一级的关键是：取指必须每个周期都能拿到指令，否则流水线就会断流。
3.2.2 译码 (ID)
解析指令的操作码、功能码、寄存器地址。RISC-V的指令格式很规整，译码逻辑相对简单。这一级还要读取寄存器堆（Register File），得到源操作数。嗯，这里要注意：寄存器堆的读端口数量要够，否则会阻塞流水线。
3.2.3 执行 (EX)
ALU干活的地方。加减乘除、逻辑运算、移位、比较，都在这里完成。对于分支指令，这里也要计算跳转目标地址并判断条件是否成立。我个人习惯把乘法器和除法器单独拎出来，因为它们延迟大，会影响流水线节奏。
3.2.4 访存 (MEM)
只有加载（load）和存储（store）指令才真正用到这一级。其他指令直接透传。数据存储器的访问延迟同样需要关注，尤其是未对齐访问，RISC-V对未对齐访问的支持是可选的，但实现起来挺麻烦。
3.2.5 写回 (WB)
把执行结果或加载数据写回寄存器堆。写回阶段通常只占半个周期，因为寄存器堆的写操作可以在时钟下降沿完成。但要注意写端口冲突——如果同一周期有多条指令要写回，就得仲裁。
3.3 数据冒险：指令之间的依赖问题
数据冒险，说白了就是后面的指令要用前面指令的结果，但结果还没算出来。我刚开始做验证时，最头疼的就是这类bug——它们往往在特定指令序列下才暴露。
数据冒险有三种类型：
| 类型 | 描述 | 示例（RISC-V汇编） |
|---|---|---|
| RAW (Read After Write) | 后一条指令读前一条指令写入的寄存器 | add x1, x2, x3 → sub x4, x1, x5 |
| WAR (Write After Read) | 后一条指令写入前一条指令刚读的寄存器 | 五级流水线中通常不会出现（因为写发生在最后） |
| WAW (Write After Write) | 两条指令写同一个寄存器，顺序可能乱 | 五级流水线中较少见，但乱序执行时会遇到 |
最常见的还是RAW。解决RAW有三种主流方法：
- 插入气泡（Stall）：流水线暂停，直到前一条指令的结果可用。简单但性能损失大。
- 转发（Forwarding）：把前一条指令的结果直接从EX或MEM级旁路到当前指令的EX级输入。这是最常用的方法。
- 软件调度：编译器重新排列指令顺序，插入无关指令来避免冒险。RISC-V的编译器在这方面做得不错。
转发路径示意图：
假设有指令序列：add x1, x2, x3 → sub x4, x1, x5
在五级流水线中，add 在EX级算出结果，sub 在ID级读取x1。如果不做转发，sub 读到的是旧值。转发路径把EX级的计算结果直接送到ID/EX流水线寄存器的输入，让 sub 在EX级使用正确值。
3.4 结构冒险：硬件资源冲突
结构冒险，就是多个流水级同时要用同一个硬件资源。比如，指令存储器和数据存储器共用同一个端口，取指和访存就会打架。
我曾经在一个项目中遇到过结构冒险导致的死锁。当时设计了一个单端口SRAM同时做指令存储和数据存储，结果取指和加载指令同时访问，SRAM直接罢工。后来改成哈佛结构（指令和数据分开存储），问题才解决。
常见的结构冒险场景：
- 寄存器堆读写冲突：同一周期内，译码级读寄存器，写回级写寄存器。如果读写地址相同，就会冲突。解决办法是写优先或读优先的仲裁。
- ALU资源冲突：多条指令同时要使用ALU。通常ALU是组合逻辑，可以每个周期处理一条，但如果有多条指令同时进入EX级（比如超标量），就需要多个ALU。
- 总线冲突：多个流水级同时要访问总线。比如取指和访存都要用系统总线。解决办法是总线仲裁或增加独立的总线。
3.5 流水线控制：如何处理分支
分支指令是流水线的噩梦。因为取指阶段不知道下一条指令该取哪里，直到执行阶段才能算出跳转目标。这期间取进来的指令都是错的，必须冲刷掉。
常见的分支处理策略：
| 策略 | 原理 | 性能代价 |
|---|---|---|
| 预测不跳转 | 默认继续取顺序下一条指令，如果跳转则冲刷流水线 | 每次跳转损失2个周期（EX级才算出结果） |
| 预测跳转 | 默认取跳转目标地址的指令，如果不跳转则冲刷 | 同样损失2个周期，但适合循环结构 |
| 分支预测器 | 用历史信息预测跳转方向，比如2位饱和计数器 | 预测错误时损失2个周期，准确率可达90%以上 |
| 延迟槽 | 在分支指令后面放一条总是执行的指令 | RISC-V不强制使用，但某些处理器会采用 |
我个人习惯在RISC-V核中实现简单的静态预测（预测不跳转），因为逻辑简单，验证工作量小。如果追求性能，再上分支预测器。
3.6 流水线性能分析
理想情况下，五级流水线每个周期完成一条指令。但冒险会引入气泡，降低实际吞吐率。我们用一个公式来量化：
CPI (Cycles Per Instruction) = 1 + 冒险停顿周期数 / 指令总数
举个例子，假设程序有100条指令，其中20条是加载指令，每条加载指令后面紧跟一条使用加载结果的指令（需要插入1个气泡），那么CPI = 1 + 20/100 = 1.2。也就是说，实际每个周期只能完成0.83条指令。
3.7 本章小结
五级流水线是处理器微架构的入门必修课。取指、译码、执行、访存、写回，每一级都有明确的职责。数据冒险和结构冒险是流水线设计的两大挑战，转发、气泡、分支预测是应对它们的主要手段。
记住，流水线不是越深越好。五级是经典选择，但现代处理器往往有十几级甚至二十级流水线。级数越多，冒险越复杂，验证难度也越大。从五级开始理解，是打好基础的关键。