第三章 电容的物理特性与选型：ESR、ESL、自谐振频率
做硬件设计，尤其是搞电源去耦，电容是绕不开的元件。很多人觉得电容嘛，不就是个储能罐子？其实没那么简单。我刚开始做嵌入式那会儿，也踩过不少电容的坑——明明原理图看着没问题，板子一跑起来，纹波大得吓人。
今天咱们就把电容的底裤扒干净。从物理特性到选型实战，一次说透。
3.1 电容不是理想元件
理想电容只有容值 C。但现实中的电容，等效电路长这样：
ESR
┌──/\/\/\──┐
│ │
│ │
└──┐ ┌──┘
│ C │
└───┘
ESL (串联在回路中)
说白了，一个真实电容 = 电容 C + 等效串联电阻 ESR + 等效串联电感 ESL。这两个寄生参数，决定了电容在高频下的表现。
核心结论：ESR 影响纹波和发热，ESL 决定高频去耦效果。选电容，本质是在 ESR、ESL、容值、体积之间做权衡。
3.2 ESR：等效串联电阻
ESR 是电容内部所有电阻的总和。包括电极电阻、电解液电阻、引线电阻等。
ESR 的影响：
- 纹波电压：V_ripple = I_ripple × ESR。ESR 越大，纹波越大。
- 发热：P_loss = I_rms² × ESR。电流纹波大，电容会发热，寿命缩短。
- 滤波效果：ESR 会降低高频滤波的 Q 值，影响瞬态响应。
我记得有一次做 DC-DC 输出滤波，用了普通铝电解，ESR 标称 0.5Ω。负载一动态变化，输出纹波直接飙到 100mV 以上。换成低 ESR 的聚合物电容，纹波降到 20mV 以下。嗯，差距就这么大。
选型建议：开关电源输出滤波，ESR 越低越好。但 LDO 输出端，ESR 太低反而可能引起振荡，需要看 datasheet 要求。
3.3 ESL：等效串联电感
ESL 来自电容的引线、内部电极结构。频率越高，ESL 的感抗越大（Z_L = 2πfL）。
ESL 的影响：
- 高频时，电容会呈现感性，失去滤波作用。
- ESL 与 PCB 走线电感串联，形成 LC 谐振。
- 去耦电容的 ESL 决定了有效去耦频率上限。
你想想看，为什么 100nF 的 MLCC 在 100MHz 以上就不好使了？就是因为 ESL 把电容变成了电感。我见过一个项目，FPGA 核心供电纹波超标，查了半天，发现是去耦电容的 ESL 太大，高频噪声根本滤不掉。
避坑指南：我曾经在高速数字电路里，用了插件电容做去耦。ESL 大得离谱，100MHz 以上完全失效。后来全部换成 0402 封装的 MLCC，ESL 降低了一个数量级，问题解决。记住：封装越小，ESL 越低。
3.4 自谐振频率 SRF
电容的阻抗曲线是 V 字形的。低频段呈容性，高频段呈感性。在自谐振频率 SRF 处，容抗 = 感抗，阻抗最小（等于 ESR）。
SRF 计算公式：
SRF = 1 / (2π × √(L × C))其中 L 是 ESL，C 是容值。
SRF 的意义：
- 在 SRF 附近，电容的去耦效果最好。
- 频率超过 SRF，电容变成电感，失去滤波作用。
- 不同容值的电容，SRF 不同。这就是为什么去耦网络需要多个电容并联。
举个例子：100nF 的 MLCC，SRF 大约在 10-20MHz。1μF 的 MLCC，SRF 大约在 5-10MHz。10μF 的 MLCC，SRF 大约在 1-3MHz。所以，高频去耦用小容值电容，低频去耦用大容值电容。
实战要点：去耦电容的 SRF 必须覆盖噪声频率。如果噪声在 100MHz，你放个 10μF 的电容，它已经呈感性了，等于白放。这时候应该用 100nF 甚至 10nF 的电容。
3.5 不同介质电容的优缺点
搞清楚了 ESR、ESL、SRF，咱们来看看实际选型时，不同介质电容该怎么选。
| 类型 | 优点 | 缺点 | 典型应用 |
|---|---|---|---|
| X7R (MLCC) | 体积小、ESR 低、ESL 低、价格便宜 | 容值随电压和温度变化大（-15%~+15%） | 电源去耦、旁路、滤波 |
| NP0/C0G (MLCC) | 容值稳定（±30ppm/℃）、ESR 极低 | 容值做不大（一般 ≤100nF）、价格高 | 谐振电路、定时电路、高频滤波 |
| 钽电容 | 容值大、体积小、ESR 较低 | 耐压余量小、易起火、有极性 | 电源输入滤波、储能 |
| 铝电解 | 容值极大、耐压高、价格低 | ESR 高、ESL 高、寿命有限、有极性 | 电源输入滤波、低频储能 |
| 聚合物电容 | ESR 极低、寿命长、温度特性好 | 价格高、容值范围有限 | CPU/GPU 核心供电、高频去耦 |
我的选型习惯：
- 高频去耦（>10MHz）：NP0 或 X7R，容值 100nF 以下，封装越小越好。
- 中频去耦（1-10MHz）：X7R，容值 1-10μF。
- 低频去耦/储能（<1MHz）：钽电容或铝电解，容值 10-100μF。
- 电源输入滤波：铝电解 + MLCC 并联，兼顾低频储能和高频去耦。
避坑指南：我曾经在 -40℃ 低温环境下测试产品，发现 X7R 电容的容值掉了 30% 以上，导致电源纹波超标。后来关键位置换成了 NP0 或钽电容，问题解决。记住：X7R 的容值随温度变化很大，低温环境要留余量。
3.6 电容选型实战流程
说了这么多理论，咱们来点实际的。选电容，我一般按这个流程走：
- 确定噪声频率范围：用频谱仪或示波器看噪声频谱，找到主要噪声频点。
- 选择 SRF 覆盖噪声的电容：噪声在 100MHz，选 100nF MLCC；噪声在 1MHz，选 10μF MLCC。
- 考虑 ESR 要求：开关电源输出滤波，ESR 越低越好；LDO 输出，ESR 要匹配。
- 考虑温度/电压降额：X7R 在额定电压下容值可能掉 50% 以上，留 2 倍余量。
- 考虑封装和布局：高频去耦电容尽量靠近芯片引脚，走线越短越好。
- 仿真验证：用 SPICE 或 PI 仿真工具，看阻抗曲线是否满足目标阻抗。
核心原则：去耦电容不是越多越好，也不是越大越好。关键是 SRF 覆盖噪声频率，ESR 满足纹波要求，ESL 足够低。
3.7 知识结构图
下面这张图，把电容选型的核心逻辑串起来了：
3.8 总结
电容选型，说白了就是三个参数的游戏：ESR、ESL、SRF。搞懂了它们，你就能根据实际噪声频率，选对电容类型和容值。
我个人的经验是：别迷信大电容，也别迷信多电容。关键是让电容的 SRF 覆盖噪声频率，ESR 满足纹波要求。布局时，高频电容尽量靠近芯片引脚，走线越短越好。