第2章 电源分配网络(PDN)基础
做嵌入式硬件设计，有个东西你绕不开——电源分配网络，也就是PDN。说白了，它就是给芯片供电的那一整条路径。从电源模块开始，经过PCB走线、过孔、去耦电容，最后到达芯片引脚。这条路径好不好，直接决定了你的板子能不能稳定工作。
我见过不少工程师，花大把精力调时序、改软件，结果板子就是不稳定。最后查出来，是PDN设计出了问题。嗯，这章我们就把它彻底讲清楚。
2.1 PDN的构成要素
一个完整的PDN，由五个核心部分组成。少了哪个，系统都可能出问题。
| 构成要素 | 作用 | 常见问题 |
|---|---|---|
| VRM（电压调节模块） | 将输入电压转换为芯片所需电压 | 瞬态响应慢，输出纹波大 |
| PCB走线/平面 | 传输电流，形成低阻抗路径 | 走线过细，阻抗过高 |
| 过孔 | 连接不同层的电源/地 | 寄生电感大，形成瓶颈 |
| 去耦电容 | 提供局部电荷，抑制噪声 | 容值/位置/数量不当 |
| 芯片引脚/封装 | PDN的终端负载 | 封装寄生参数影响高频性能 |
2.1.1 VRM——源头要稳
VRM是整个PDN的起点。它的输出阻抗决定了低频段的PDN性能。我个人的习惯是，选VRM时不仅要看额定电流，还要看它的负载瞬态响应速度。有些便宜的LDO，负载跳变时电压能掉几百毫伏，这种用在高速数字电路上就是灾难。
2.1.2 PCB走线与平面——路径要宽
走线越细，电阻越大，寄生电感也越大。对于高频电流，走线的感抗往往比电阻更致命。你想想看，一根10mil宽的走线，在100MHz时的感抗可能超过1Ω，这已经远高于目标阻抗了。
所以，我建议：能用平面就别用走线。电源平面和地平面形成的“平板电容”，不仅能提供低阻抗路径，还能起到一定的去耦作用。
2.1.3 过孔——细节决定成败
过孔是PDN中最容易被忽视的环节。一个标准过孔的寄生电感大约在0.5-1nH之间。听起来不大？但在高频下，几个过孔串联就能让阻抗飙升。
2.1.4 去耦电容——局部能量仓库
电容的作用，说白了就是给芯片提供一个“近在咫尺”的能量仓库。当芯片瞬间需要大电流时，VRM来不及响应，这时候电容就顶上去了。
电容的选择有讲究：
- 大容值（10-100μF）：应对低频瞬态，通常放在板级入口
- 中等容值（0.1-1μF）：应对中频噪声，放在芯片周围
- 小容值（10-100nF）：应对高频噪声，紧贴芯片引脚
2.1.5 芯片引脚——最后的瓶颈
芯片封装内部的键合线和引脚框架也有寄生电感和电阻。BGA封装的寄生参数通常比QFP小，这也是为什么高速芯片多用BGA的原因之一。
2.2 目标阻抗的定义与计算
目标阻抗是PDN设计的核心指标。它定义了一个频率范围内，PDN允许的最大阻抗值。
公式很简单：
Z_target = (Vdd × Ripple%) / I_transient其中：
- Vdd：芯片工作电压
- Ripple%：允许的电压波动百分比（通常3%-5%）
- I_transient：瞬态电流变化量
2.2.1 计算实例
假设一个FPGA内核电压1.0V，允许5%的纹波，瞬态电流变化为2A：
Z_target = (1.0 × 0.05) / 2 = 0.025Ω = 25mΩ这意味着，从DC到芯片工作频率，PDN的阻抗都不能超过25mΩ。嗯，这个值其实挺苛刻的。
2.2.2 频率分段与阻抗控制
不同频段，PDN的阻抗由不同要素主导：
| 频率范围 | 主导要素 | 控制策略 |
|---|---|---|
| DC - 1kHz | VRM | 选择低输出阻抗的VRM |
| 1kHz - 1MHz | 大容量电容（钽/铝电解） | 并联多个电容降低ESR |
| 1MHz - 100MHz | 陶瓷电容 | 小容值、低ESL、靠近芯片 |
| 100MHz以上 | PCB平面/芯片封装 | 紧耦合电源地平面，减少过孔 |
2.3 PDN阻抗曲线与设计目标
PDN设计的最终目标，就是让整个网络的阻抗曲线始终低于目标阻抗线。我习惯用仿真软件扫一下PDN的阻抗曲线，看看有没有“尖峰”超出目标值。
为什么会出尖峰？因为电容和寄生电感会形成LC谐振。多个电容并联时，如果容值跨度太大，还会产生反谐振峰。这是PDN设计中最头疼的问题之一。
2.4 PDN知识体系总览
下面这张图，把PDN的核心知识点串起来了。你可以把它当作本章的“思维导图”。
2.5 本章小结
PDN设计不是玄学，它有一套清晰的物理逻辑。记住几个关键点：
- 目标阻抗是PDN设计的“红线”，所有元件选择都要围绕它展开
- 频率分段思考，不同频段用不同手段控制阻抗
- 电容不是越多越好，合理的容值组合和布局比堆料更重要
- 过孔和走线是高频瓶颈，能用平面就别用走线，能多打过孔就别省