3、版图验证流程总览：从设计规则检查（DRC）、版图电路一致性检查（LVS）到电学规则检查（ERC）的完整流程
射频芯片版图验证是连接物理设计与制造、可靠性和电学性能之间的关键质量闸门。与数字芯片相比，射频芯片对寄生参数、器件匹配、衬底耦合和电流密度更为敏感，因此其验证流程不仅需要确保“画得对”（符合工艺规则），还要确保“连得对”（与原理图一致）以及“跑得稳”（无电学隐患）。本章从工程实践视角，系统梳理DRC、LVS、ERC三大核心检查的完整流程、内在逻辑与协同方法，帮助读者建立从版图数据到可流片签核的全局认知。
3.1 版图验证的总体框架与核心原理
版图验证的本质是“用计算机规则检查替代人工目检”，通过工艺厂提供的验证规则文件（deck）对版图数据进行系统化扫描。射频芯片的验证流程并非简单的串行执行，而是围绕“制造可行性—电路一致性—电学可靠性”三个维度展开的闭环迭代过程。
核心原理：DRC（Design Rule Check）检查版图几何图形是否符合工艺制造的最小线宽、间距、密度等约束；LVS（Layout vs. Schematic）通过提取版图中的器件和连接关系，与原理图网表进行拓扑比对；ERC（Electrical Rule Check）则关注电源地短路、浮空节点、天线效应等电学异常。三者层层递进，DRC保证“能造出来”，LVS保证“造的就是设计的”，ERC保证“造出来能正常工作”。
3.2 DRC（设计规则检查）——制造可行性的第一道闸门
操作流程：DRC 检查通常按以下步骤执行：
- 准备验证环境：加载工艺厂提供的 DRC deck（如 Calibre SVRF、Assura 规则文件），确认版本与工艺节点匹配。
- 运行 DRC 命令：在版图编辑器或命令行中执行 DRC 运行，生成结果数据库（如 .ascii 报告、RVE 图形化标记）。
- 分析违规：按违规类型分类（如最小间距、最小面积、密度不足），结合图形定位逐条分析。
- 修复与豁免：对真实违规进行版图修改；对工艺允许的例外（如 dummy 填充区域）申请 waiver 并记录。
射频 DRC 的特殊关注点：
- 金属密度与电流密度：射频功率放大器、LDO 等大电流路径需检查金属线宽和通孔数量是否满足 electromigration（电迁移）要求。
- 电感下方金属禁止区：片上电感下方通常禁止走线或放置器件，DRC 需检查该区域是否被意外占用。
- 匹配结构对称性：差分对、电流镜等匹配结构需检查几何对称性，DRC 虽不直接检查对称，但可通过辅助规则（如 dummy 金属填充一致性）间接保证。
| 检查类别 | 典型规则示例 | 射频场景影响 |
|---|---|---|
| 最小线宽/间距 | Metal1 最小宽度 0.18μm，间距 0.20μm | 线宽不足导致寄生电阻增大，影响匹配精度 |
| 通孔/接触孔 | 每 10μm² 金属面积至少 1 个通孔 | 通孔数量不足导致电流瓶颈，引发 EM 失效 |
| 天线效应 | 栅极连接金属面积比 < 1000:1 | 射频输入管栅极对天线效应更敏感，需加保护二极管 |
| 金属密度 | 每层金属密度 30%~70% | 密度不足需加 dummy，但 dummy 可能引入寄生耦合 |
3.3 LVS（版图电路一致性检查）——设计与实现的对账
核心原理：LVS 从版图中提取出器件（MOS、电阻、电容、电感、二极管等）及其连接关系，生成“版图网表”，然后与原理图网表进行比对。比对内容包括：器件类型与数量、连接拓扑、器件参数（如 W/L、电阻值、电容值）。
操作流程：
- 提取：运行 LVS 提取命令，生成版图网表（通常为 SPICE 格式）。
- 化简：对并联/串联器件进行等效合并（如多个并联电阻合并为一个），减少比对复杂度。
- 比对：LVS 工具自动匹配版图与原理图的器件和节点，输出不一致列表。
- 人工复核：对工具报告的“不匹配”逐条分析，区分真实错误与提取误差。
射频 LVS 的挑战与对策：
- 电感模型：片上电感通常用特殊器件层绘制，LVS 需识别其几何参数（圈数、外径、线宽）并映射到原理图电感模型。若工艺库未提供电感 LVS 规则，需手动声明。
- 寄生二极管：射频 MOS 的源漏区与衬底之间天然形成寄生二极管，LVS 可能将其识别为额外器件。需通过 LVS 选项（如
LVS_RECOGNIZE_DIODES）控制是否纳入比对。 - 电阻分压网络：射频偏置网络常使用高阻多晶硅电阻，LVS 需精确提取方块电阻值，并考虑端头接触电阻的影响。
LVS_TOPOLOGY_EQUIVALENCE 选项。此案例说明：LVS 比对的是“拓扑结构”而非“等效电学值”，版图绘制必须严格遵循原理图连接方式。
3.4 ERC（电学规则检查）——可靠性的最后防线
核心原理：ERC 检查版图中潜在的电学缺陷，这些缺陷可能通过 DRC 和 LVS 但会导致芯片失效。常见检查项包括：
- 电源/地短路：不同电源域之间意外短接，或电源与地直接相连。
- 浮空节点：MOS 栅极悬空、电阻一端未连接等。
- 天线效应：栅极连接大面积金属，在刻蚀过程中积累电荷损伤栅氧化层。
- 闩锁路径：CMOS 结构中寄生 PNPN 结构可能引发闩锁。
射频 ERC 的特殊场景：
- ESD 保护路径检查：射频引脚通常需要 ESD 保护二极管，ERC 需确认保护路径完整且方向正确。
- 衬底接触密度：射频电路对衬底噪声敏感，ERC 可检查衬底接触（guard ring）是否连续、密度是否足够。
- 电感下方禁止区：虽然 DRC 会检查，但 ERC 可额外验证电感下方无有源器件，避免涡流损耗。
3.5 验证流程的协同与迭代策略
在实际射频项目中，DRC、LVS、ERC 并非严格串行，而是并行迭代。推荐以下工程实践：
| 阶段 | 执行内容 | 输出物 | 迭代条件 |
|---|---|---|---|
| 第一轮 | 全芯片 DRC + LVS | 违规清单、不匹配报告 | DRC 违规 > 100 或 LVS 不匹配 > 10 时，先修复再继续 |
| 第二轮 | DRC 修复 + LVS 复核 + ERC 初跑 | 更新后的报告 | ERC 发现电源短路等致命问题需立即修复 |
| 第三轮 | 全项复核 + PEX 寄生提取 | 寄生网表、后仿结果 | 后仿性能不达标时，需返回版图优化 |
| 签核 | DRC/LVS/ERC 零违规 + waiver 清单 | Sign-off 报告 | 所有 waiver 需经工艺厂确认 |
迭代效率优化建议：
- 分层验证：先对关键模块（如 LNA、PA、VCO）单独跑 DRC/LVS，再全芯片整合，避免“全芯片报错、定位困难”。
- 增量验证：使用 Calibre 的
-incremental模式，只检查修改区域，大幅缩短迭代周期。 - 规则文件版本管理：工艺厂可能更新 DRC deck，务必记录每次验证使用的 deck 版本，避免签核时版本不一致。