4. 静态时序分析（STA）入门：STA流程、时序库文件（Liberty）、延迟计算
说真的，做数字芯片设计多年，我越来越觉得STA就跟吃饭喝水一样平常。但回想刚入行那会儿，第一次接触STA，满眼都是setup、hold、slew、delay这些词，完全抓不住头绪。后来带过几个新人，发现大家卡的地方都差不多——不是不懂概念，而是不知道流程怎么串起来、库文件里到底藏了什么、延迟又是怎么算出来的。这一章咱们就一次性把这些东西理清楚。
4.1 静态时序分析的基本流程
静态时序分析，说白了就是用数学方法验证你设计的电路中所有路径的时序是否满足约束。它不需要仿真输入向量，所以跑得飞快。我从一个项目里总结出的典型STA流程，大概可以分这几步：
- 读入设计数据：包括门级网表（Verilog或VHDL）、时序库文件（Liberty）、约束文件（SDC）、寄生参数（SPEF）。
- 环境设置与时序检查约束：设置时钟周期、输入输出延迟、最大最小负载等。
- 时序路径划分：STA工具会自动把设计切分为四种路径：输入到寄存器、寄存器到寄存器、寄存器到输出、输入到输出。
- 延迟计算：利用单元延迟模型（查表或线性模型）加上互连线延迟（RC网络），算出每条路径上每个节点的到达时间。
- slack报告与分析：计算实际到达时间与约束要求的差值（slack），找出违反路径。
- 调试与修复：针对violation路径调整设计、修改约束或重新综合。
这六步听起来简单，但每一步都有坑。我曾经在一个28nm项目中，因为忘了读入SPEF文件，STA结果全是乐观估计，导致流片回来setup time直接炸裂。嗯，从那以后我每次跑STA前都要先确认三遍文件读全了没。
关键点：STA流程的核心是从数据输入→延迟计算→时序检查→输出报告。其中“延迟计算”最依赖库文件质量，咱们下一节重点看。
4.2 时序库文件（Liberty）到底装了什么？
Liberty文件（.lib）是所有标准单元时序、功耗、噪声信息的集合体。你想想看，工具怎么知道你用的那个与非门的延迟是多少？就是靠查.lib里的表。我经常对新人说：“把.lib当成单元的身份证，上面写着每个input pin到output pin在各种条件下的表现。”
4.2.1 Liberty文件的基本结构
打开一个.lib文件（别怕，别被几千行吓到），它的顶层结构大概是这样的：
library(tcbn28hpm_auv) {
delay_model : "table_lookup";
operating_conditions(fast, slow, worst, ...);
default_cell_fanout : 5;
cell(AND2X2) {
pin(A) { capacitance: 0.005; }
pin(B) { capacitance: 0.006; }
pin(Y) {
function : "A & B";
timing() {
related_pin : "A";
timing_sense : "positive_unate";
cell_rise(delay_template_7x7) {
values("0.5,0.6,0.8,1.0,1.2,1.5,1.8", ...);
}
rise_transition(delay_template_7x7) {
values("0.3,0.4,0.5,0.7,0.9,1.1,1.4", ...);
}
}
}
}
}个人习惯，看.lib文件时先看三点：
- operating_conditions：工艺角（slow、fast、typical），不同角下延迟差好几倍。
- delay_model：是table_lookup还是lumped_capacitance，决定了延迟计算方式。
- 每个cell的pin capacitance和timing table：这才是实际用来算延迟的数据。
避坑指南：我曾经在一个项目中使用了给错的.lib（只覆盖worst角，没配fast角），导致STA结果只有setup检查能用，hold检查完全错误。所以库文件一定要和foundry提供的工艺角一一对应，别漏。
4.2.2 延迟查找表（NLDM与CCS）
传统的延迟模型叫NLDM（Non-Linear Delay Model），用一个二维表格描述cell delay与input slew、output load的关系。表格大小通常是7×7或9×9。工具根据实际input transition time和output load，用插值法算出对应延迟。
| input transition (ns) | load = 0.02pF | load = 0.05pF | load = 0.10pF | load = 0.20pF |
|---|---|---|---|---|
| 0.1 | 0.05 | 0.07 | 0.10 | 0.15 |
| 0.2 | 0.06 | 0.09 | 0.13 | 0.18 |
| 0.5 | 0.08 | 0.12 | 0.16 | 0.22 |
| 1.0 | 0.12 | 0.16 | 0.22 | 0.30 |
后来先进工艺（28nm以下）开始用CCS（Composite Current Source）模型，不光查表，还模拟驱动器的电流波形，精度更高。我做个对比：
| 特性 | NLDM | CCS |
|---|---|---|
| 精度 | 中等（插值误差） | 高（波形级仿真） |
| 文件大小 | 小 | 通常大5~10倍 |
| 适用工艺 | 130nm以上主流 | 28nm及以下 |
| 工具支持 | 所有STA工具 | 主流工具均支持 |
| 对slew敏感度 | 一般 | 更准确反映非线性效应 |
我个人建议，只要工艺节点在28nm以上，用NLDM就够了；如果是在7nm或者FinFET，最好用CCS，不然hold slack算出来可能差20ps以上，这可是要命的。
4.3 延迟计算：单元延迟与互连线延迟
延迟计算分成两部分：单元内部延迟（从输入cap到输出驱动）和互连线延迟（信号从驱动端走到负载端的时间）。STA工具会把这两部分加总，得到路径延迟。
4.3.1 单元延迟计算
单元延迟由两个表格组成：cell_rise（上升延迟）和cell_fall（下降延迟），另外还有rise_transition和fall_transition用于计算输出transion time。工具通过以下公式得到单元延迟：
delay = f(input_transition, output_load)
output_transition = g(input_transition, output_load)其中f()和g()就是查表加插值。工具查到对应的四个点（例如表里的坐标），用双线性插值算出具体数值。举个简单例子，input transition=0.3ns，load=0.08pF在表中位置靠近（0.2,0.05）和（0.5,0.10），插值结果大约是0.09~0.11ns之间。
注意：插值算法不同工具之间可能有细微差异，但通常差距在1~2ps以内。如果用的是快速角（fast corner），延迟会比慢角小一半甚至更多，这时表里的数值需要单独对应。我见过有人拿慢角表去套fast角仿真，结果完全不对。
4.3.2 互连线延迟计算
互连线延迟依赖寄生参数（RC值），通常由版图后提取的SPEF文件提供。STA工具使用的常用计算模型有两种：
- Elmore延迟模型：简单快速，近似于RC链的一阶矩，对长走线误差稍大。
- PRIMA / Arnoldi降阶模型：高精度，用多阶矩近似波形，通常用在复杂网表里。
在深亚微米工艺下，互连线延迟甚至可能超过单元延迟。我记得有一个项目，数据总线上的一根线路长度超过1mm，光互连线延迟就占了周期的一半。最后只能靠插入buffer把线路分段。
4.3.3 延迟计算的整体流程
我把上面这些串起来画了张图，方便你理解数据流动：
4.4 延迟计算中的常见问题与调试技巧
写STA脚本的时候，我建议按以下步骤验证延迟计算是否正确：
- 检查输入数据一致性：确保网表里用到的cell都能在.lib中找到模型，没有missing model错误。
- 检查工作条件：比如你选择的是slow corner，但.lib文件里配的是typical的表，那延迟就全偏了。
- 抽样检查路径延迟：手工挑出关键路径，用工具打印出每个单元的延迟分解，看有没有不合理的大值。
- 对比前后端仿真：把STA报出的路径延迟和SPICE仿真结果对比，偏差在10%~15%以内可接受，超过就需要排查。
我曾经在一个项目中，发现某条路径setup slack突然变成负的20ps。查了半天，原来是.lib里的一个边沿条件（related_pin）写反了，导致上升沿延迟和下降沿延迟调换了。所以，有时候问题不在算法，而在库文件本身。
实用小技巧：如果你用Synopsys PrimeTime，可以用report_timing -transition_time查看每个节点的slew，然后用report_delay_calc查看具体的延迟分解。这样能快速定位是哪个单元拖慢了路径。
4.5 本章小结
这一章咱们把STA流程、Liberty库结构、延迟计算方法都撸了一遍。总结几个一定要记住的点：
- STA流程要求输入数据完整，缺SPEF或缺.lib都没法算。
- Liberty文件的核心是二维查找表，单元延迟 = f(input slew, output load)。
- 互连线延迟用RC降阶模型，越往后工艺越重要。
- 调试时多利用工具报告的detail信息，别猜。