📚 课程目录第3章延迟参数类型

延迟参数类型：时钟延迟、数据路径延迟、门延迟与互连线延迟

说到时序分析，咱们得先搞清楚一件事：一条路径上的延迟到底由哪些东西组成？

我个人习惯把延迟拆成四大类——时钟延迟、数据路径延迟、门延迟、互连线延迟。这四兄弟性格各异，搞混了可要出大问题。我之前调一个高速接口的时候，死活跑不上目标频率，排查了三天，最后发现是忽略了时钟树上一段长互连的RC延迟……嗯，从那以后我再也不敢小看任何一个参数了。

时钟延迟指的是时钟信号从时钟源（比如PLL输出）到寄存器时钟引脚所经历的时间。它又分两部分：

关键点：时钟延迟直接影响建立时间和保持时间的计算。同一时钟域内不同寄存器的时钟延迟差叫时钟偏斜（clock skew）。偏斜太大，时序就可能翻车。

我曾经遇到过一个问题：两个寄存器之间的时钟偏斜明明在指标内，但综合后时序报告报一堆违例。后来发现是因为时钟树不平衡，导致偏斜方向做反了。说白了，偏斜可以是朋友也可以是敌人——你如果利用得好，它能帮你提高setup margin；用不好，直接吃掉hold margin。

数据路径延迟是从发起寄存器的时钟端到捕获寄存器的数据输入端所经过的所有延迟之和。它包括：

你想想看，数据路径延迟决定了信号从A寄存器传到B寄存器需要多少时间。这个时间必须小于时钟周期加上一定的余量，否则setup违例。反过来，它也不能太小，否则hold违例。

个人小贴士：我在做功耗优化时，经常发现设计者一味压低数据路径延迟来收时序，结果hold margin变得很紧张。平衡才是王道。

门延迟就是逻辑门的输入到输出的传播时间。它主要受几方面影响：

我以前调试一个28nm的项目，发现同一个标准单元在ss工艺下延迟比tt大了快一倍。这可不是闹着玩的——你必须在所有工艺角下都满足时序。我建议在做STA时，至少跑三组：ss（慢速）、ff（快速）、典型。

警告：门延迟的库模型通常基于NLDM或CCS，不同模型对slew的建模精度差很多。如果用了低精度模型，仿真结果可能跟实际硅片差30%以上。我踩过这个坑，别学我。

随着工艺尺寸缩小，互连线延迟占整个路径延迟的比例越来越高。到了7nm以下，互连延迟甚至超过门延迟。互连线延迟由电阻和寄生电容决定，简称RC延迟。

互连线的延迟公式近似为：

t = 0.69 * R * C

其中R是导线电阻，C是导线对地电容。导线的长度、宽度、间距、层厚都会影响这些参数。说白了，走线越长，延迟越大；走线越细，电阻越大；相邻线串扰耦合电容还会让实际延迟变得更复杂。

我之前在做一个DDR4 PHY的时候，数据线长度差了几十微米，结果眼图直接闭了。后来靠手动绕等长才救回来，真是体力活。

延迟类型	物理来源	典型量级（28nm）	关键影响因素	调试难点
时钟延迟	时钟树缓冲器、互连线	100~500ps	时钟树结构、偏斜	偏斜方向与大小难控制
数据路径延迟	寄存器Clk-to-Q + 组合逻辑 + 互连	200~2000ps	逻辑级数、互连长度	hold/setup矛盾
门延迟	标准单元内部晶体管开关	10~100ps	工艺角、slew、负载	工艺波动大
互连线延迟	导线RC寄生	50~500ps	长度、线宽、层数、耦合	后布线才能精确估算

下面这张图帮你理清它们之间的逻辑关系——一条典型时序路径上，延迟是怎么叠加的。

我的习惯：调时序时先看数据路径上的门延迟和互连线延迟占比。如果门延迟占大头，要么换更快的标准单元，要么减少逻辑级数；如果互连线占大头，就得考虑物理综合或插入缓冲器缩短关键走线。

这里整理几个我亲身踩过的坑，希望能帮你少走弯路：

别把时钟偏斜全看成坏的。我以前以为偏斜越小越好，后来发现合理利用偏斜（比如让捕获时钟晚到）可以给setup留出更多余量。当然hold会变差，要权衡。
门延迟与互连线延迟的耦合。你换了驱动单元，slew变了，互连线的延迟也会变——因为slew影响等效RC。我曾经只换了一级缓冲器，结果后级路径延迟变了20%。
OCV（片上工艺波动）对延迟的影响。相同门在不同位置因为工艺偏差性能不同。我建议做setup分析时用悲观derate，hold分析时用乐观derate，但别乱设derate系数，要跟foundry确认。

再啰嗦一句：互连线延迟在布线前只能靠RC模型估算，布线后反标出来的值才是准的。不要在floorplan阶段就拍胸脯说时序能过——等绕完线再看，可能让你重新做人。我深有体会。

好了，四种延迟的类型和特点就聊到这儿。你只要记住：时钟延迟决定时序起点和终点的时间差；数据路径延迟决定了信号传递需要多久；门延迟是逻辑的“心情”，受工艺和环境波动大；互连线延迟是物理设计的“心电图”，走线越长越闹心。把这四兄弟伺候好，时序收敛就有底气了。