1. 课程导论：CP参数与FT良率联动分析框架
1.1 CP测试与FT测试的基本概念
在半导体制造与封测流程中，CP（Chip Probing，芯片探针测试）与FT（Final Test，最终测试）是两道核心的测试工序，分别位于晶圆制造完成之后和封装完成之后。理解两者的定位与差异，是构建联动分析框架的基础。
核心定义： CP测试在晶圆级进行，通过探针卡接触芯片焊盘，筛选出电性能合格的Die；FT测试在封装级进行，通过测试座（Socket）对成品芯片进行全面的功能与参数验证。
| 对比维度 | CP测试（晶圆探针测试） | FT测试（最终测试） |
|---|---|---|
| 测试阶段 | 晶圆制造完成后，划片封装前 | 封装完成后，出货前 |
| 测试对象 | 晶圆上的裸Die（未封装） | 封装后的成品芯片 |
| 接触方式 | 探针卡（Probe Card）接触Pad | 测试座（Socket）接触引脚 |
| 测试环境 | 晶圆级，通常常温（25°C） | 封装级，常含高温/低温（-40°C ~ 125°C） |
| 主要目的 | 早期筛选，降低封装成本 | 最终质量把关，保证出货规格 |
| 测试项覆盖 | DC参数、基本功能、良率筛选 | 全功能、AC参数、可靠性、多温度 |
关键认知： CP测试是“减量”环节，剔除早期失效Die；FT测试是“定性”环节，确认成品芯片满足数据手册规格。两者不是替代关系，而是互补的筛选链。
1.2 CP参数与FT良率联动的意义
在实际量产中，经常出现以下现象：CP测试良率很高，但FT良率却大幅跳水；或者CP参数分布正常，但FT中特定测试项批量失效。这些问题的根源在于：CP阶段的电性参数（如漏电流、阈值电压、驱动电流）与FT阶段的良率表现之间存在深层的物理与统计关联。
建立CP参数与FT良率联动分析框架的核心价值在于：
- 早期预警：通过CP参数的趋势监控，提前预判FT良率风险，避免封装资源的浪费。
- 根因定位：当FT良率异常时，反向追溯CP参数分布，快速定位是工艺漂移还是设计边际问题。
- 测试优化：基于联动模型，精简冗余的CP测试项，或将FT中的关键测试前移至CP阶段。
- 良率提升：识别CP参数与FT良率的敏感窗口，指导工艺调整与设计改进。
常见误区： 不要认为CP良率高就代表芯片质量好。CP测试条件（常温、低速）与FT测试条件（多温度、高速）差异巨大，CP参数“合格”并不保证FT“通过”。联动分析正是为了弥合这一信息断层。
1.3 课程目标与学习路径
本课程旨在培养学员具备从CP参数数据出发，系统诊断并预测FT良率问题的实战能力。课程内容覆盖从基础概念到高级建模的全链路。
课程核心目标
- 掌握基础： 理解CP/FT测试原理、参数类型、良率计算方式。
- 学会分析： 使用统计工具（如JMP、Python）进行CP参数分布分析与FT良率关联挖掘。
- 构建模型： 建立CP参数与FT良率之间的回归、分类或机器学习预测模型。
- 落地应用： 制定基于CP参数的FT良率预警规则，优化测试流程与工艺窗口。
学习路径与章节规划
| 阶段 | 章节范围 | 核心内容 |
|---|---|---|
| 基础篇 | 第1-5章 | CP/FT测试原理、参数类型、良率指标、数据采集规范 |
| 分析篇 | 第6-15章 | 参数分布可视化、相关性分析、假设检验、SPC控制图 |
| 建模篇 | 第16-24章 | 线性回归、逻辑回归、决策树、随机森林、特征工程 |
| 实战篇 | 第25-30章 | 案例实战：漏电流与FT良率、Vth漂移预警、多温度联动 |
学习建议： 建议学员提前准备Python数据分析环境（pandas、matplotlib、scikit-learn），并准备一份真实的CP/FT量产数据集（课程将提供脱敏样例数据）。每章后的练习代码请务必动手运行，数据分析能力的提升来自“动手”而非“听课”。