2. NAND闪存基础：存储单元结构、3D NAND堆叠技术、编程与擦除原理
NAND闪存的核心是浮栅晶体管（Floating Gate Transistor），其通过控制浮栅中电子的存储状态来表征数据。理解存储单元结构、堆叠技术以及编程/擦除原理，是分析良率问题（如电荷保持能力损失、过编程、擦除干扰）的基石。
2.1 存储单元结构：从SLC到QLC
根据每个存储单元（Cell）所能存储的比特位数，NAND闪存分为SLC、MLC、TLC和QLC。位数越多，单位存储成本越低，但性能、耐久度和可靠性也随之下降。
| 类型 | 每单元比特数 | 阈值电压（Vth）状态数 | 典型P/E周期 | 主要应用 |
|---|---|---|---|---|
| SLC | 1 | 2（0, 1） | 50k ~ 100k | 企业级SSD、工业级存储 |
| MLC | 2 | 4（00, 01, 10, 11） | 3k ~ 10k | 消费级SSD、高端U盘 |
| TLC | 3 | 8（000 ~ 111） | 1k ~ 3k | 主流消费级SSD、存储卡 |
| QLC | 4 | 16（0000 ~ 1111） | 500 ~ 1k | 大容量数据盘、读取密集型应用 |
良率视角： 从SLC到QLC，阈值电压分布窗口（Vth Window）被不断压缩。QLC的16个状态之间电压间隙极小，任何工艺波动或电荷泄漏都极易导致状态误判，这是QLC良率爬坡的核心挑战。
下图展示了不同存储单元类型的阈值电压分布对比。随着每单元比特数增加，电压状态数量翻倍，分布窗口变窄，对编程精度的要求呈指数级上升。
2.2 3D NAND堆叠技术
平面NAND（2D NAND）在1x nm节点后遭遇物理极限：光刻成本激增、单元间干扰加剧。3D NAND通过将存储单元垂直堆叠，在不缩小单元尺寸的前提下大幅提升存储密度。
2.2.1 关键技术架构
- 垂直沟道（Vertical Channel）： 从顶层到底层打穿多晶硅/氧化硅叠层，形成垂直的导电沟道。
- 电荷俘获层（Charge Trap Layer, CTL）： 取代传统浮栅，使用氮化硅（SiN）作为电荷存储介质，减少单元间耦合。
- 阶梯结构（Staircase Structure）： 每层字线（Word Line）通过阶梯状接触引出，实现各层独立控制。
良率挑战： 3D NAND的深孔刻蚀（High Aspect Ratio Etch）是良率瓶颈。孔洞倾斜、底部未打开、多晶硅填充空洞等问题，会直接导致存储单元失效。YE工程师需密切监控刻蚀速率均匀性和孔洞关键尺寸（CD）。
下图展示了3D NAND的垂直堆叠架构，包括交替的氧化物/氮化物叠层、垂直沟道孔以及阶梯接触结构。
2.3 编程与擦除原理
NAND闪存的操作基于FN隧穿（Fowler-Nordheim Tunneling）效应。编程（Program）是将电子注入浮栅/电荷俘获层，擦除（Erase）是将电子从存储层拉出。
2.3.1 编程操作（Program）
- 操作方式： 在控制栅（CG）施加高正电压（~20V），衬底/沟道接地。强电场使电子穿过隧穿氧化层进入浮栅。
- 增量步进脉冲编程（ISPP）： 采用逐步递增的编程电压脉冲，每步增加0.2V~0.5V，并在每一步后执行验证（Verify），确保单元精确达到目标阈值电压。
- 编程干扰： 对目标单元编程时，同一条字线上的其他单元可能受到干扰（Program Disturb），导致阈值电压偏移。
2.3.2 擦除操作（Erase）
- 操作方式： 在衬底/P阱施加高正电压（~20V），控制栅接地。电子在反向电场作用下从浮栅隧穿回沟道。
- 块擦除（Block Erase）： NAND闪存的最小擦除单位是块（Block），而非页（Page）。擦除操作会同时清除整个块内所有单元的数据。
- 擦除干扰： 相邻块或未选中的块在擦除过程中可能受到干扰，导致数据保持能力下降。
良率陷阱： 过擦除（Over-Erase）是常见良率问题。擦除后单元阈值电压过低（负值过大），会导致读取时误判为导通状态。YE工程师需优化擦除验证电平（EV Level）和擦除脉冲宽度，避免过擦除。
下图展示了编程与擦除过程中的FN隧穿机制，以及ISPP编程的电压脉冲序列。