1. FinFET 技术概述
FinFET（鳍式场效应晶体管）自 22 nm 节点由 Intel 首次量产以来，已成为先进逻辑工艺的标准器件架构。本节从发展历史、与传统平面 MOSFET 的对比以及关键优势与挑战三个维度，建立 FinFET 技术的完整认知框架。
1.1 FinFET 的发展历史
FinFET 的概念最早可追溯至 1990 年代，但其产业化进程经历了三个关键阶段：
| 阶段 | 时间 | 标志性事件 | 技术节点 |
|---|---|---|---|
| 学术探索期 | 1990–2000 | D. Hisamoto 等人提出 DELTA（Depleted Lean-channel Transistor）结构，首次实现双栅极控制 | — |
| 技术验证期 | 2000–2011 | UC Berkeley 的胡正明教授团队系统化 FinFET 理论，提出短沟道效应抑制模型 | 32 nm（研究级） |
| 规模量产期 | 2011–至今 | Intel 在 22 nm 节点率先量产 Tri-Gate FinFET；台积电、三星在 16/14 nm 跟进 | 22 nm → 7 nm → 5 nm → 3 nm |
关键里程碑：2011 年 Intel 发布的 22 nm Ivy Bridge 处理器是 FinFET 从实验室走向量产的转折点。该器件采用 Tri-Gate 结构，在相同电压下将驱动电流提升了 37%，同时将漏电流降低了 50% 以上。
1.2 与传统平面 MOSFET 的对比
平面 MOSFET 在 28 nm 节点以下面临严重的短沟道效应（SCE），包括阈值电压滚降（Vth roll-off）、漏致势垒降低（DIBL）和亚阈值摆幅退化。FinFET 通过将沟道包裹在垂直鳍片两侧（或三侧）的栅极中，从根本上改善了栅控能力。
以下从五个核心维度进行对比：
| 对比维度 | 平面 MOSFET | FinFET |
|---|---|---|
| 栅极控制方式 | 单侧栅极（顶栅） | 双栅 / 三栅包裹鳍片 |
| 沟道掺杂需求 | 高掺杂（易引起随机掺杂涨落） | 轻掺杂或本征沟道（降低涨落） |
| 短沟道效应抑制 | 弱（28 nm 以下急剧恶化） | 强（可延伸至 5 nm 以下） |
| 亚阈值摆幅 (SS) | ~80–100 mV/dec | ~60–70 mV/dec |
| 漏电流 (Ioff) | 较高（栅控弱导致泄漏大） | 低（栅控强，沟道关断更彻底） |
| 版图面积 | 依赖沟道宽度 W 连续变化 | 通过鳍片数量量化（离散化） |
核心结论：FinFET 的栅极包裹结构使其在相同物理栅长下，沟道电势分布更接近理想矩形，从而有效抑制了 DIBL 和 Vth 滚降。这是 FinFET 能够将 CMOS 工艺推进到 7 nm 以下的关键物理机制。
1.3 FinFET 的关键优势与挑战
关键优势
- 优异的短沟道控制：三栅结构使栅极对沟道电势的调制能力大幅提升，等效栅控因子（γ）接近理想值 1。
- 更低的漏电流：亚阈值摆幅接近理论极限 60 mV/dec，关态泄漏电流可降低 2–3 个数量级。
- 更高的驱动电流：相同版图面积下，鳍片侧壁提供了额外的导电通道，有效宽度 Weff 增加。
- 降低随机掺杂涨落：本征沟道设计消除了沟道掺杂原子数涨落引起的 Vth 失配。
主要挑战
- 自热效应（SHE）：鳍片被氧化物包围，热传导路径受限，导致沟道温度升高，影响载流子迁移率和可靠性。
- 寄生电容与电阻：鳍片顶部和侧壁的栅极重叠区域引入额外寄生电容；鳍片本身的薄体结构增加了源/漏串联电阻。
- 版图设计复杂度：器件宽度只能以鳍片数量为步长离散变化，限制了模拟/混合信号电路的设计灵活性。
- 工艺均匀性：鳍片高度（Hfin）和宽度（Wfin）的工艺波动会直接导致器件电学参数漂移。
TCAD 仿真注意：在 FinFET 模型卡编写与校准中，自热效应和寄生电阻的建模是常见难点。标准 BSIM-CMG 模型需要额外引入自热子电路（Rth/Cth 网络）和外部电阻（Rgeo）参数，否则仿真结果与实测数据在饱和区会出现系统性偏差。
1.4 FinFET 器件结构示意
下图展示了一个典型三栅 FinFET 的立体结构与关键几何参数：
1.5 FinFET 技术演进路线
从 22 nm 到 3 nm，FinFET 的几何尺寸和性能指标持续演进：
| 技术节点 | 鳍片高度 Hfin | 鳍片间距 (Fin Pitch) | 典型栅长 Lg | 驱动电流 Ion (nFET) |
|---|---|---|---|---|
| 22 nm (Intel) | ~34 nm | ~60 nm | ~30 nm | ~1.0 mA/μm |
| 14 nm (Intel) | ~42 nm | ~42 nm | ~24 nm | ~1.2 mA/μm |
| 7 nm (TSMC) | ~50 nm | ~30 nm | ~18 nm | ~1.4 mA/μm |
| 5 nm (TSMC) | ~55 nm | ~28 nm | ~14 nm | ~1.6 mA/μm |
| 3 nm (TSMC) | ~60 nm | ~26 nm | ~12 nm | ~1.8 mA/μm |
TCAD 仿真启示：随着节点微缩，鳍片高宽比（Hfin/Wfin）从 22 nm 的约 1.5 增加到 3 nm 的约 3.0。高宽比增大意味着侧壁栅控占比提升，但同时也加剧了自热效应和机械应力问题。在模型卡校准时，必须针对不同 Hfin/Wfin 比例分别提取迁移率退化参数和热阻参数。
1.6 FinFET 与 GAA 的过渡趋势
随着 3 nm 以下节点的推进，FinFET 的栅控能力逐渐接近物理极限。业界正在向 Gate-All-Around (GAA) 纳米片/纳米线结构过渡。下表总结了 FinFET 与 GAA 的关键差异：
| 对比项 | FinFET (3 nm) | GAA 纳米片 (2 nm) |
|---|---|---|
| 栅极包裹方式 | 三侧包裹（顶栅 + 两侧壁） | 全包裹（360° 环绕） |
| 沟道形状 | 垂直鳍片 | 水平纳米片 / 纳米线 |
| 短沟道控制极限 | ~12 nm Lg | ~8 nm Lg |
| 驱动电流密度 | 受限于鳍片间距 | 可通过堆叠纳米片提升 |
| 工艺复杂度 | 中等（成熟） | 高（需精确控制释放/刻蚀） |