4. MOSFET 基础:阈值电压、沟道电流模型、亚阈值摆幅与 DIBL 效应

MOSFET 是超大规模集成电路的核心器件。理解其基本物理特性——阈值电压、沟道电流、亚阈值行为以及短沟道效应——是进行 TCAD 仿真与 SPICE 模型参数提取的前提。本章将系统梳理这些核心概念,并建立从物理机制到模型参数的映射关系。

4.1 阈值电压(VTH)

阈值电压是 MOSFET 从“关断”状态转变为“开启”状态所需的最小栅极电压。对于长沟道器件,其表达式由能带与功函数差、氧化层电荷以及衬底掺杂决定。

关键公式: VTH = VFB + 2φF + (√(4εsiqNAφF)) / Cox
其中 VFB 为平带电压,φF 为费米势,NA 为衬底掺杂浓度,Cox 为单位面积栅氧化层电容。

在 SPICE 模型(如 BSIM4)中,VTH 是模型卡的核心参数,直接影响器件的开关特性。TCAD 仿真中通常通过 线性外推法(Maximum Transconductance Method) 提取 VTH。

提取技巧: 在 VDS = 50 mV 的低漏压下,测量 ID-VGS 曲线,找到跨导 gm 最大值点,作切线外推至 ID = 0 处的 VGS 即为 VTH。
阈值电压线性外推提取法 VGS (V) ID (A) gm,max VTH 线性外推法提取 VTH VDS = 50 mV (线性区)

4.2 沟道电流模型

MOSFET 的沟道电流 ID 根据工作区域分为三个主要模型:

工作区域 条件 电流模型(长沟道) SPICE 模型对应
截止区 VGS < VTH ID ≈ 0(仅亚阈值漏电) VTH 参数
线性区 VGS > VTH, VDS < VGS - VTH ID = μnCox(W/L)[(VGS-VTH)VDS - ½VDS²] U0, VTH
饱和区 VGS > VTH, VDS ≥ VGS - VTH ID = ½μnCox(W/L)(VGS-VTH)²(1+λVDS) VSAT, LAMBDA
注意: 上述为长沟道(萨支唐)模型。在深亚微米工艺中,速度饱和效应使饱和区电流变为 ID,sat = W·vsat·Cox(VGS-VTH),其中 vsat 为饱和速度。TCAD 仿真中需通过迁移率模型(如 Caughey-Thomas)准确描述高场退化。
MOSFET 输出特性曲线与工作区域 VDS (V) ID (A) VDS,sat 分界线 线性区 饱和区 (夹断点)

4.3 亚阈值摆幅(SS)

亚阈值摆幅(Subthreshold Swing, SS)是衡量 MOSFET 在亚阈值区开关性能的关键指标,定义为漏电流变化一个数量级所需的栅压变化量:

定义: SS = dVGS / d(log10ID)   (单位: mV/dec)
理想极限: SSmin = (kT/q) · ln(10) ≈ 60 mV/dec @ 300K

实际器件中,SS 受界面态密度(Dit)和氧化层电容影响:

SS = 60 · (1 + Cdep/Cox + qDit/Cox)   [mV/dec]

在 SPICE 模型卡中,SS 通常通过 NFACTOR 参数来建模,该参数反映了体效应和界面陷阱对亚阈值斜率的影响。

TCAD 提取方法: 在 VDS = VDD 条件下,绘制 log(ID) vs VGS 曲线,取亚阈值区(通常 ID 在 10-12 到 10-8 A/μm 范围)的线性段斜率倒数即为 SS。
亚阈值摆幅 (SS) 提取 VGS (V) log(ID) SS = ΔVGS / Δlog(ID) ΔVGS (1 decade) 理想 SS ≈ 60 mV/dec 实际 SS 受 Dit 影响 BSIM4 中由 NFACTOR 控制

4.4 DIBL 效应(漏致势垒降低)

DIBL(Drain-Induced Barrier Lowering)是短沟道 MOSFET 中最显著的二级效应之一。当漏极电压升高时,漏极耗尽区向源极扩展,降低了源-沟道之间的势垒,导致阈值电压下降。

DIBL 系数定义: DIBL = -ΔVTH / ΔVDS   (单位: mV/V)
典型值:长沟道器件 < 10 mV/V;短沟道器件可达 50-200 mV/V。

在 SPICE 模型(BSIM4)中,DIBL 效应通过参数 ETA0 和 ETAB 建模,它们分别控制 VDS 对 VTH 的线性与体偏依赖关系。

参数 BSIM4 名称 物理含义 典型值范围
DIBL 系数 ETA0 VDS 对 VTH 的线性影响 0.01 - 0.5
体偏 DIBL ETAB 衬底偏压对 DIBL 的调制 -0.1 - 0.1
沟道长度调制 PCLM 饱和区沟道长度缩短效应 0.1 - 2.0
TCAD 仿真注意事项: DIBL 效应在沟道长度 L < 100 nm 时急剧恶化。在 TCAD 中,通过对比 VDS = 0.05 V 和 VDS = VDD 下的 VTH 差值来提取 DIBL 系数。优化策略包括:采用 halo 注入、提高沟道掺杂、使用超薄 SOI 或 FinFET 结构。
DIBL 效应:漏致势垒降低 沟道位置 (源→漏) 势垒高度 低 VDS 高 VDS (DIBL) ΔφB (势垒降低) 源极 漏极 DIBL 导致 VTH 下降 短沟道器件尤为显著 BSIM4: ETA0 参数建模

4.5 从 TCAD 到 SPICE 模型卡的参数映射

在课程实践中,我们通过 TCAD 仿真提取上述物理参数,并将其映射到 SPICE 模型卡中。以下是一个典型的 BSIM4 模型卡参数映射表示例:

物理效应 TCAD 提取方法 BSIM4 参数 单位
阈值电压 线性外推法 (VDS=50mV) VTH0 V
迁移率 线性区 ID-VGS 拟合 U0 cm²/V·s
亚阈值摆幅 log(ID) vs VGS 斜率 NFACTOR —
DIBL 系数 ΔVTH / ΔVDS ETA0 —
沟道长度调制 饱和区输出电导 gds PCLM —
速度饱和 高 VDS 下 ID,sat 拟合 VSAT cm/s
课程实践提示: 在后续章节中,我们将使用 Sentaurus TCAD 进行器件仿真,生成 ID-VGS 和 ID-VDS 特性曲线,然后通过 IC-CAP 或 Qucs 等工具进行参数提取,最终生成完整的 BSIM4 模型卡。请确保在 TCAD 中设置正确的物理模型(如迁移率模型、复合模型、量子效应模型)以保证提取参数的准确性。