3、衬底与初始晶圆：SOI衬底 vs 体硅衬底在FinFET与GAA制造中的选择与准备

衬底选择是器件制造的起点，直接决定了后续工艺窗口、寄生效应和最终性能。在FinFET与GAA时代，体硅（Bulk Silicon）与SOI（Silicon-On-Insulator）两大技术路线在成本、漏电控制、散热和集成度上存在显著差异。本章从初始晶圆结构出发，对比两种衬底在FinFET与GAA制造中的关键准备步骤与选择逻辑。

核心观点：体硅衬底凭借低成本和高兼容性成为主流量产选择；SOI衬底在超低功耗、射频和FDSOI应用中仍具不可替代的优势，但在GAA架构中两者均需通过底部隔离（Bottom Isolation）技术解决漏电路径问题。

3.1 衬底结构基础对比

体硅晶圆为单一硅材料，SOI晶圆则包含三层结构：顶层硅（Device Layer）、埋氧层（BOX, Buried Oxide）和底层硅（Handle Substrate）。BOX层的存在从根本上改变了器件的电学隔离特性。

对比维度 体硅衬底（Bulk Si） SOI衬底
结构组成 单一硅衬底 顶层Si / BOX (SiO₂) / 底层Si
典型顶层硅厚度 N/A（全厚度） 10–50 nm（UTBB）
BOX典型厚度 N/A 10–25 nm
衬底成本（相对） 1×（基准） 3–5×
漏电路径 源漏至衬底（S/D to Substrate） BOX阻断垂直漏电
自热效应 低（硅导热好） 高（BOX热阻大）
主流应用节点 7nm/5nm/3nm FinFET, GAA 22FDX, 28nm FDSOI, 部分RF-SOI
工艺提示：SOI晶圆顶层硅厚度均匀性（<1nm 3σ）是决定阈值电压一致性的关键参数，UTBB（超薄体BOX）SOI对CMP和清洗工艺要求极高。

3.2 体硅衬底在FinFET与GAA中的准备流程

体硅衬底在FinFET和GAA制造中均需经过衬底掺杂、外延层生长和浅槽隔离（STI）等步骤。GAA器件对底部隔离的要求更为严格，需额外引入底部介质隔离（BDI）或SiGe牺牲层。

3.2.1 体硅FinFET衬底准备

  1. 初始晶圆选择：P型<100>晶向，电阻率1–10 Ω·cm，缺陷密度<0.1/cm²。
  2. 阱注入与退火：高能离子注入形成深阱（Deep Well），退火温度>1000°C激活掺杂。
  3. 外延层生长：选择性外延（SEG）在阱区生长高质量硅层，厚度50–200 nm。
  4. STI形成：刻蚀沟槽→SiO₂填充→CMP平坦化，深度200–400 nm。
  5. Fin刻蚀硬掩模：沉积SiN/SiO₂叠层，用于后续Fin图案化。

3.2.2 体硅GAA衬底准备（关键差异）

GAA器件需要形成悬空纳米片/纳米线，体硅路线必须解决底部寄生沟道问题。典型流程如下：

  1. 超晶格外延：交替生长Si/SiGe多层膜（SiGe牺牲层，Si沟道层），周期数=纳米片层数。
  2. 底部隔离注入：高能氧注入（SIMOX-like）或C离子注入，在超晶格下方形成隔离层。
  3. STI与Fin定义：与FinFET类似，但Fin高度需覆盖整个超晶格堆叠。
  4. 牺牲层释放：后续工艺中通过选择性湿法刻蚀（如HCl或CH₃COOH:H₂O₂:HF）去除SiGe，留下悬空Si纳米片。
工艺风险：体硅GAA的底部隔离注入容易造成晶格损伤，退火不充分会导致漏电增加。业界倾向采用SiGe反向刻蚀+底部介质填充替代注入法，以降低缺陷密度。

3.3 SOI衬底在FinFET与GAA中的准备流程

SOI衬底天然具备BOX隔离层，可简化FinFET的隔离工艺，但在GAA中BOX层可能限制纳米片释放窗口，需额外处理。

3.3.1 SOI FinFET衬底准备

  1. SOI晶圆规格：顶层Si厚度12–20 nm（完全耗尽FD-SOI），BOX厚度20–25 nm。
  2. Fin图案化：直接刻蚀顶层Si至BOX停止，形成绝缘体上Fin（Fin-on-Insulator）。
  3. 无需STI：BOX自然隔离相邻Fin，省去STI填充和CMP步骤。
  4. 背栅偏置：通过底层Si施加背栅电压（VBG），调节阈值电压。

3.3.2 SOI GAA衬底准备（混合路线）

SOI基GAA通常采用自上而下（Top-Down）或层转移（Layer Transfer）技术：

  1. 超薄SOI（UTSOI）：顶层Si厚度<10 nm，直接作为单层纳米片沟道。
  2. 多层堆叠：在SOI上外延Si/SiGe超晶格，利用BOX作为底部刻蚀停止层。
  3. 释放与悬空：选择性刻蚀SiGe时，BOX保护底层Si不被攻击。
  4. 底部隔离优势：BOX天然阻断底部漏电，无需额外BDI注入。
数据对比：在相同7nm节点，SOI FinFET的源漏漏电（IOFF）比体硅FinFET低约2个数量级（~10 pA/μm vs ~1 nA/μm），但自热导致驱动电流下降5–8%。

3.4 衬底选择决策树与SVG流程图

下图展示了从应用场景出发的衬底选择逻辑，涵盖成本、性能、功耗和工艺复杂度四个维度。

衬底选择决策流程图 衬底选择决策流程图（FinFET / GAA） 应用场景定义 超低功耗？ (IOFF < 10pA/μm) 是 SOI衬底路线 否 成本敏感？ (量产 > 10K wpm) 是 体硅衬底路线 否 器件架构？ FinFET vs GAA FinFET 体硅FinFET GAA 体硅GAA+BDI 决策说明 • SOI路线：适用于RF、IoT、超低功耗ASIC，BOX隔离降低设计复杂度，但自热效应限制高性能应用。 • 体硅路线：成本优势明显，FinFET量产成熟；GAA需额外BDI工艺，但性能密度优于SOI方案。 • 混合方案：SOI基GAA（UTSOI+超晶格）在3nm以下节点展现潜力，但晶圆成本仍是主要障碍。

3.5 关键工艺参数对比表

下表汇总了FinFET与GAA在两种衬底上的核心工艺参数差异，重点关注初始晶圆准备阶段的工艺窗口。

工艺参数 体硅FinFET SOI FinFET 体硅GAA SOI GAA
初始晶圆成本（$/片） 30–50 150–300 30–50（+外延） 150–300（+外延）
顶层硅均匀性（nm, 3σ） N/A <1.0 N/A（外延控制） <0.5
STI深度（nm） 200–400 不需要 300–500 不需要
底部隔离方式 阱反偏 BOX（天然） BDI注入/介质填充 BOX+刻蚀停止
自热温升（ΔT, °C） 5–10 15–25 8–15 20–35
背栅偏置能力 有限（阱偏置） 强（VBG调节） 有限 强（需BOX隔离）
量产成熟度 ★★★★★ ★★★★☆ ★★★☆☆ ★★☆☆☆

3.6 初始晶圆准备中的关键工艺模块

无论选择哪种衬底，以下工艺模块在初始准备阶段均需严格控制：

  • 晶圆清洗（Pre-clean）：采用RCA标准清洗（SC-1 + SC-2）去除有机/金属污染，SOI晶圆需额外去除顶层Si自然氧化层。
  • 外延生长（Epitaxy）：体硅GAA的Si/SiGe超晶格外延要求界面陡峭度<1 nm/层，Ge组分精确控制±0.5%。
  • 注入与退火（Implant & Anneal）：SOI衬底注入能量需降低30–50%以避免穿透BOX层；退火采用SPE（固相外延）恢复损伤。
  • 平坦化（CMP）：体硅STI-CMP的氧化物残留控制是关键；SOI晶圆在Fin刻蚀前通常不需要全局CMP。
  • 缺陷检测（Defect Inspection）：使用电子束检测（EBI）和暗场散射检测，SOI晶圆重点关注BOX层针孔缺陷（密度<0.01/cm²）。
工艺经验：在体硅GAA的SiGe牺牲层外延中，建议采用低温外延（LT-Epi, 550–650°C）配合循环清洗（Cyclic Clean），可有效抑制Ge偏析和堆垛层错缺陷。

3.7 衬底准备对后续工艺的影响

初始晶圆的质量直接传导至后续Fin/GAA图案化、栅极堆叠和接触工艺：

后续工艺步骤 体硅衬底影响 SOI衬底影响
Fin刻蚀轮廓 需高深宽比刻蚀（HAR Etch），底部微沟槽风险 BOX作为刻蚀停止层，轮廓控制更优
栅极填充 底部寄生电容大（Cpara） BOX降低底部电容约30%
源漏外延 需深接触刻蚀，SiGe源漏应力传递效率高 浅结外延，应力传递受限
接触电阻 体硅接触面积大，Rc较低 接触面积受限，需硅化物工程优化
可靠性（HCI/BTI） 自热效应弱，可靠性寿命较长 自热加速BTI退化，需降额设计
总结：衬底选择不是孤立决策，需与器件架构、目标应用和工艺平台能力协同优化。体硅路线在成本和性能密度上占优，是当前FinFET/GAA量产主力；SOI路线在超低功耗和设计灵活性上保持差异化优势，尤其在FD-SOI和RF-SOI细分市场。GAA时代，两种衬底均需引入底部隔离技术，但SOI的天然BOX层可简化工艺集成，代价是更高的晶圆成本和自热挑战。
← 上一章 📖 返回目录 下一章 →