BSIM模型参数提取与SPICE器件建模实战 - 第2节
2.1 阈值电压（Threshold Voltage, Vth）
阈值电压是MOSFET从“关断”状态转向“导通”状态的关键转折点。在物理上，它定义为在半导体表面形成强反型层（即沟道）所需的最小栅极电压。对于NMOS，当栅极电压VGS达到Vth时，P型衬底表面电子浓度等于空穴浓度，形成N型导电沟道。
2.1.1 阈值电压的物理构成
阈值电压由多个物理分量叠加而成，BSIM模型对其进行了精确的数学描述：
| 物理分量 | 符号 | 物理含义 |
|---|---|---|
| 平带电压 | VFB | 栅极与衬底功函数差 + 界面固定电荷影响 |
| 表面势 | 2φF | 强反型所需表面势（φF为费米势） |
| 耗尽层电荷项 | Qdep/Cox | 耗尽区电离杂质电荷对阈值电压的贡献 |
| 短沟道效应修正 | ΔVth,SCE | 漏极电场对源端势垒的降低作用（DIBL） |
| 窄沟道效应修正 | ΔVth,NCE | 沟道宽度变窄时边缘电场导致的阈值升高 |
BSIM模型提取要点： 阈值电压是参数提取的“第一关”。在BSIM4中，核心参数VTH0（长沟道阈值电压）通过线性外推法（Maximum Transconductance Method）从IDS-VGS曲线中提取。短沟道器件需额外提取DIBL系数ETA0和SCE系数。
2.1.2 阈值电压随沟道长度的变化
随着工艺节点缩小，短沟道效应导致Vth显著下降。下图展示了不同沟道长度下的阈值电压滚降（Roll-off）现象：
建模提示： 在BSIM4中，Vth的短沟道修正通过以下公式实现：
ΔVth = -0.5 · DVT0 · (cosh(DVT1 · Leff/lt) - 1) · (Vbi - 2φF)
其中lt为特征长度，DVT0/DVT1为提取参数。
ΔVth = -0.5 · DVT0 · (cosh(DVT1 · Leff/lt) - 1) · (Vbi - 2φF)
其中lt为特征长度，DVT0/DVT1为提取参数。
2.2 沟道电流与工作区
MOSFET的沟道电流IDS由漂移-扩散机制共同决定。根据栅极电压VGS和漏极电压VDS的相对大小，器件工作在不同区域。
2.2.1 线性区（三极管区）
当VGS > Vth且VDS较小（VDS < VGS - Vth）时，沟道连续，电流与VDS近似呈线性关系：
I_DS = μ · C_ox · (W/L) · [(V_GS - V_th) · V_DS - 0.5 · V_DS²]其中μ为载流子迁移率，Cox为单位面积栅氧化层电容，W/L为沟道宽长比。
2.2.2 饱和区
当VDS ≥ VGS - Vth时，漏端附近沟道被夹断，电流趋于饱和：
I_DS = 0.5 · μ · C_ox · (W/L) · (V_GS - V_th)² · (1 + λ · V_DS)其中λ为沟道长度调制系数，反映饱和区电流随VDS的缓慢上升。
2.2.3 亚阈值区
当VGS < Vth时，器件并未完全关断，存在由扩散机制主导的弱反型电流：
I_DS = I_0 · exp[(V_GS - V_th) / (n · V_T)] · [1 - exp(-V_DS / V_T)]其中n为亚阈值斜率因子（通常1.0~1.5），VT = kT/q为热电压（室温下约26mV）。
关键参数：亚阈值摆幅（SS）
SS = dVGS / d(log IDS) = n · VT · ln(10)
理想值约60 mV/dec（室温），实际器件因界面陷阱和DIBL效应通常为70~100 mV/dec。SS越小，器件开关特性越陡峭，静态功耗越低。
SS = dVGS / d(log IDS) = n · VT · ln(10)
理想值约60 mV/dec（室温），实际器件因界面陷阱和DIBL效应通常为70~100 mV/dec。SS越小，器件开关特性越陡峭，静态功耗越低。
2.3 沟道长度调制效应（Channel Length Modulation, CLM）
在饱和区，随着VDS增加，漏端耗尽区向源端扩展，有效沟道长度Leff缩短，导致电流随VDS缓慢增加。这一效应在短沟道器件中尤为显著。
2.3.1 物理机制
沟道长度调制效应的物理本质是漏端PN结耗尽区宽度随VDS增大而扩展：
- 夹断点移动： 饱和区中沟道夹断点向源端移动，有效沟道长度Leff = L - ΔL
- ΔL与VDS的关系： ΔL ∝ √(VDS - VDSAT)
- 输出电导： gds = ∂IDS/∂VDS ≈ λ · IDSAT
2.3.2 BSIM模型中的CLM建模
BSIM4使用多个参数精确描述CLM效应，下表列出了核心参数及其作用：
| 参数名 | BSIM4名称 | 物理作用 | 典型值范围 |
|---|---|---|---|
| CLM系数 | PCLM | 控制沟道长度调制的强度 | 0.1 ~ 2.0 |
| 饱和电压修正 | PDIBLC1 | DIBL效应对饱和电压的影响 | 0.01 ~ 0.5 |
| DIBL系数 | ETA0 | 漏致势垒降低对Vth的影响 | 0.01 ~ 0.5 |
| 衬底电流效应 | SCBE | 衬底电流引起的输出电导增加 | 0 ~ 1e6 |
2.3.3 输出特性曲线与CLM可视化
下图展示了不同沟道长度下MOSFET的输出特性（IDS-VDS），清晰对比了CLM效应的影响：
参数提取实战： CLM参数PCLM的提取通常使用饱和区IDS-VDS曲线的斜率。在BSIM4提取流程中，先固定长沟道器件提取VTH0和迁移率参数，再通过短沟道器件在饱和区的输出电导gds提取PCLM和PDIBLC1。注意区分CLM与DIBL对输出电导的贡献——DIBL主要影响Vth，而CLM直接改变有效沟道长度。
2.4 各工作区物理机制总结
| 工作区 | 偏置条件 | 载流子输运机制 | 电流-电压关系 | BSIM建模重点 |
|---|---|---|---|---|
| 截止区 | VGS < Vth | 扩散（亚阈值） | 指数型 | SS、OFF电流 |
| 线性区 | VGS > Vth, VDS 小 | 漂移主导 | 线性 | 迁移率、Rds |
| 饱和区 | VGS > Vth, VDS 大 | 漂移 + 夹断 | 平方律 + CLM | CLM、DIBL |
| 速度饱和区 | 高电场（短沟道） | 速度饱和 | 线性（vsat） | VSAT、U0 |