3. 几何缩放理论：经典等比例缩放定律与广义缩放
几何缩放是半导体工艺从微米级向纳米级演进的核心理论工具。它定义了器件尺寸、电压、掺杂浓度等关键参数在代际之间的变化规则，使得电路密度提升、功耗降低、速度提高成为可能。本章首先回顾经典的等比例缩放定律（Constant Field Scaling），然后引入更贴近实际工艺的广义缩放框架，并讨论其对SPICE模型参数的影响。
3.1 经典等比例缩放定律（Constant Field Scaling）
1980年代由Dennard等人提出的等比例缩放定律，假设器件内部电场强度在缩放前后保持不变。这是理想化的缩放方案，为早期CMOS技术节点演进提供了理论依据。
核心思想： 所有横向和纵向尺寸（沟道长度L、宽度W、栅氧化层厚度Tox）以及电源电压VDD按同一比例因子κ（κ > 1）缩小，同时衬底掺杂浓度NA按κ倍增加，以维持沟道耗尽区宽度与尺寸的同步缩小。
3.1.1 缩放因子定义与关键参数变化
设缩放因子为κ（κ > 1），则经典等比例缩放的关键参数变化如下表所示：
| 参数 | 符号 | 缩放比例 | 物理含义 |
|---|---|---|---|
| 沟道长度 | L | 1/κ | 光刻特征尺寸缩小 |
| 沟道宽度 | W | 1/κ | 器件宽度同步缩小 |
| 栅氧化层厚度 | Tox | 1/κ | 保持垂直电场恒定 |
| 电源电压 | VDD | 1/κ | 保持水平电场恒定 |
| 阈值电压 | Vth | 1/κ | 保持开关特性比例 |
| 衬底掺杂浓度 | NA | κ | 控制耗尽区宽度 |
| 单位面积栅电容 | Cox | κ | 氧化层减薄导致电容增加 |
| 沟道电流 | Idsat | 1/κ | 电流能力按比例下降 |
| 功耗密度 | P/A | 1 | 保持不变（理想情况） |
关键洞察： 经典等比例缩放的最大优势在于功耗密度保持不变，这使得芯片集成度提升时不会导致热失控。然而，随着VDD降至接近Vth，亚阈值漏电和栅漏电问题变得不可忽略，经典缩放在实际中难以严格遵循。
3.1.2 等比例缩放对器件特性的影响
在经典缩放下，器件的主要性能指标变化如下：
- 本征延迟： τ = CgVDD/Idsat ∝ 1/κ，电路速度提升κ倍。
- 功耗： 动态功耗 Pdyn = αfCV2 ∝ 1/κ2，单器件功耗大幅下降。
- 跨导： gm ∝ κ，器件增益能力增强。
- 输出电阻： ro ∝ 1/κ，早期电压VEA下降，本征增益受影响。
工程限制： 经典缩放要求Vth随VDD同步缩小，但亚阈值摆幅S受kT/q限制无法按比例缩小，导致Ioff呈指数级上升。这是经典缩放在实际中无法持续到深纳米节点的根本原因。
3.2 广义缩放：非理想缩放与电压-尺寸解耦
由于物理限制（如栅氧化层隧穿、载流子速度饱和、亚阈值摆幅固定），实际工艺节点无法严格遵循经典等比例缩放。广义缩放（Generalized Scaling）允许不同参数使用不同的缩放因子，更真实地反映技术演进路径。
3.2.1 广义缩放框架
广义缩放引入多个独立的缩放因子，分别对应尺寸、电压、掺杂等维度：
| 缩放维度 | 缩放因子 | 典型值（130nm → 7nm） | 物理驱动因素 |
|---|---|---|---|
| 横向尺寸（L, W） | α | ~0.7/代 | 光刻分辨率提升 |
| 纵向尺寸（Tox） | β | ~0.85/代 | 栅漏电与可靠性折衷 |
| 电源电压（VDD） | γ | ~0.85/代 | 功耗与性能平衡 |
| 阈值电压（Vth） | δ | ~0.9/代 | 漏电控制优先 |
| 掺杂浓度（NA） | ε | ~1.3/代 | 短沟道效应抑制 |
在广义缩放中，电场强度不再保持恒定，而是随节点演进逐渐增加。这导致了一系列新的物理效应，如速度饱和、碰撞电离增强、热载流子注入等，必须在SPICE模型中显式考虑。
3.2.2 广义缩放下的关键效应
- 速度饱和效应： 当横向电场超过临界场强Ec时，载流子速度趋于饱和，Idsat ∝ W·vsat·Cox·(VGS - Vth)，不再随L缩小而线性增加。
- 迁移率退化： 垂直电场增强导致栅氧界面散射加剧，有效迁移率μeff下降，需在模型中引入垂直电场依赖的迁移率模型。
- DIBL与Vth滚降： 漏极电压对阈值电压的影响加剧，Vth随L缩小而下降，需在SPICE中通过Vth0、ETA、DIBL等参数建模。
- 栅致漏极漏电（GIDL）： 栅-漏交叠区的强电场导致带间隧穿，增加静态功耗。
SPICE建模启示： 广义缩放要求模型参数不能简单按单一比例缩放。例如，BSIM4/BSIM-IMG模型中的Vth0、U0、VSAT、ETA0等参数需要根据实际工艺数据分别提取，并建立与几何尺寸（L, W）的缩放关系表。
3.3 几何缩放与SPICE模型参数映射
将几何缩放理论转化为SPICE模型参数，是连接工艺与电路设计的桥梁。以下是一个典型的参数缩放映射流程：
- 确定缩放因子： 根据工艺节点定义α（横向）、β（纵向）、γ（电压）等缩放因子。
- 提取核心模型参数： 对每个(W, L)组合，通过测试结构提取Vth0、U0、VSAT、Rds等参数。
- 建立缩放公式： 将参数表示为L和W的函数，例如Vth0(L) = Vth0,long + ΔVth(L)，其中ΔVth(L)包含DIBL和短沟道效应项。
- 验证与校准： 使用TCAD仿真或硅片测试数据验证缩放公式的准确性，必要时引入高阶修正项。
实践建议： 在SPICE网表中，建议使用几何参数化的子电路（subckt）封装缩放逻辑。例如，定义参数L和W，内部调用经过缩放的MOS模型实例，避免在每个器件实例中重复书写缩放公式。
3.4 缩放理论对比总结
| 对比维度 | 经典等比例缩放 | 广义缩放 |
|---|---|---|
| 缩放因子数量 | 单一因子κ | 多个独立因子（α, β, γ, δ, ε） |
| 电场强度 | 恒定 | 逐渐增加 |
| 功耗密度 | 恒定 | 逐渐增加 |
| 适用节点范围 | ≥ 250nm | ≤ 130nm 至先进节点 |
| SPICE模型复杂度 | 低（简单比例缩放） | 高（需考虑速度饱和、迁移率退化、DIBL等） |
| 对WPE效应的敏感性 | 低（大尺寸器件为主） | 高（小尺寸下WPE效应显著） |
3.5 几何缩放与WPE效应的关联
随着几何缩放进入深纳米节点，阱边缘的掺杂分布不均匀性（即WPE效应）对器件特性的影响愈发显著。在经典缩放时代，器件尺寸较大，阱边缘区域占比较小，WPE效应可忽略。但在广义缩放框架下，器件尺寸缩小至数十纳米，阱边缘区域与沟道区域的相对比例增大，导致：
- Vth偏移： 靠近阱边缘的器件Vth升高，与中心区域器件失配。
- 电流驱动能力下降： 边缘器件的Idsat降低，影响电路时序一致性。
- 模型参数非均匀性： 同一芯片上不同位置的器件需要不同的模型参数集。
建模挑战： 在SPICE中建模WPE效应时，必须将几何缩放与WPE效应解耦。通常的做法是：先建立不考虑WPE的基准缩放模型，然后引入与阱边缘距离相关的修正项（如SA、SB参数），最终形成完整的几何-工艺联合模型。