测试向量生成与BIST内建自测试联合设计课 - 第1节
1.1 VLSI测试的重要性
在超大规模集成电路（VLSI）设计与制造流程中，测试是保证芯片质量、可靠性与良率的最后一道防线。一颗芯片从设计到封装，任何一个工艺偏差或设计缺陷都可能导致功能失效。测试的核心目标可以概括为：
- 筛选良品与次品：确保交付给客户的芯片满足功能与性能规格。
- 诊断失效原因：为工艺改进和设计修正提供反馈。
- 降低现场失效率：通过老化测试和边界测试剔除早期失效芯片。
关键数据：在先进工艺节点（如7nm及以下），测试成本已占芯片总制造成本的 25% ~ 40%，且随着工艺微缩，这一比例仍在上升。
1.2 测试成本分析
测试成本并非仅指测试设备的采购费用，而是包含从测试开发到产品退役的全生命周期成本。下表列出了测试成本的主要构成：
| 成本类别 | 占比（典型值） | 说明 |
|---|---|---|
| 测试设备折旧 | 30% ~ 40% | 自动测试设备（ATE）价格高昂，且需定期升级 |
| 测试时间 | 25% ~ 35% | 直接决定测试吞吐量，是成本优化的核心指标 |
| 测试程序开发 | 15% ~ 20% | 包括向量生成、故障仿真、调试等工程人力 |
| 良率损失 | 5% ~ 15% | 过测试（over-test）导致良品被误判为次品 |
| 维护与支持 | 5% ~ 10% | 探针卡、插座、校准等耗材与人工 |
设计启示：通过 BIST（内建自测试） 技术，可以将部分测试功能集成到芯片内部，减少对外部ATE的依赖，从而显著降低测试设备折旧和测试时间成本。
1.3 测试挑战概述
随着摩尔定律的推进，VLSI测试面临一系列严峻挑战，这些挑战直接驱动了测试向量生成与BIST联合设计的需求：
- 复杂度爆炸：单芯片集成数十亿晶体管，传统的外部测试向量数量呈指数增长，测试时间难以接受。
- 可观测性与可控制性下降：深亚微米工艺下，内部节点数量巨大，通过外部引脚直接访问的比例极低。
- 缺陷类型多样化：除了传统的固定故障（stuck-at fault），还出现延迟故障、桥接故障、小延迟缺陷等，需要更复杂的测试模型。
- 功耗约束：测试模式下的功耗可能比正常工作模式高2~3倍，导致芯片过热损坏。
- 成本压力：消费电子市场对芯片价格极度敏感，测试成本必须持续降低。
1.4 课程目标与内容安排
本课程旨在培养学员掌握测试向量生成（ATPG）与内建自测试（BIST）的联合设计方法，使学员能够在芯片设计阶段就系统性地规划测试架构，实现测试成本与故障覆盖率的平衡。
课程核心目标
- 理解VLSI测试的基本理论，包括故障模型、故障仿真与可测试性度量。
- 掌握ATPG算法（D算法、PODEM、FAN等）及其在扫描链上的应用。
- 掌握BIST架构设计，包括LFSR、MISR、测试控制器与测试调度。
- 学会将ATPG与BIST进行联合优化，减少测试时间与向量存储开销。
- 通过实际案例，完成从RTL设计到测试向量交付的全流程实践。
内容安排（30章概览）
| 模块 | 章节范围 | 核心内容 |
|---|---|---|
| 基础篇 | 第1~5章 | 测试导论、故障模型、可测试性度量、扫描链设计 |
| ATPG篇 | 第6~12章 | D算法、PODEM、FAN、时序ATPG、向量压缩 |
| BIST篇 | 第13~20章 | LFSR原理、MISR、测试控制器、存储器BIST、逻辑BIST |
| 联合设计篇 | 第21~26章 | ATPG与BIST协同优化、测试调度、功耗感知测试 |
| 实践篇 | 第27~30章 | EDA工具实践、项目案例、课程总结与展望 |
预备知识要求：学员需具备数字电路基础、Verilog/VHDL硬件描述语言基础，以及基本的VLSI设计流程概念。建议在学习本课程前先复习时序逻辑与组合逻辑设计。