4、多重图形化技术:LELE、SADP、SAQP在7nm节点的应用,以及向EUV单次曝光的过渡策略

当193nm浸没式光刻(193i)的物理分辨率极限在7nm节点被逼近时,业界不得不依赖多重图形化(Multi-Patterning)技术来“拆分”密集图形。本章将深入剖析LELE、SADP、SAQP三种主流方案在7nm节点的工程化应用,并阐述向EUV单次曝光过渡时的关键整合策略与成本权衡。

核心认知: 多重图形化本质上是“用工艺精度换取光刻分辨率”。每增加一次图形化步骤,都会引入额外的套刻误差、边缘粗糙度(LER)和缺陷风险,同时显著拉高晶圆制造成本。

4.1 三大多重图形化技术原理与对比

在7nm逻辑工艺中,最关键的图形化层次是Fin(鳍片)和Metal 1(第一层金属互连)。下表对比了三种主流方案的核心差异:

技术方案 全称 核心步骤数 最小间距(193i) 7nm节点应用层 主要挑战
LELE Litho-Etch-Litho-Etch 2次光刻 + 2次刻蚀 ~80nm (40nm half-pitch) Metal 1 (低层互连) 两次光刻之间的套刻精度(OVL)
SADP Self-Aligned Double Patterning 1次光刻 + 侧墙沉积 + 刻蚀 ~64nm (32nm half-pitch) Fin (鳍片)、Metal 2 侧墙厚度均匀性、线宽粗糙度
SAQP Self-Aligned Quadruple Patterning 1次光刻 + 2次侧墙 + 刻蚀 ~32nm (16nm half-pitch) Fin (最密集鳍片) 工艺复杂度极高、缺陷控制

4.2 LELE(Litho-Etch-Litho-Etch)在Metal层的应用

LELE是7nm节点最早引入的多重图形化方案,主要用于Metal 1层。其核心思想是将一套密集图形拆分为两套间距较宽的“子图形”,分别进行光刻和刻蚀。

LELE流程关键步骤:
  1. 第一次光刻+刻蚀: 在硬掩模上形成第一组线条(如奇数线条)。
  2. 第二次光刻+刻蚀: 在第一组线条的间隙中,通过高精度套刻形成第二组线条(如偶数线条)。
  3. 最终图形转移: 将合并后的硬掩模图形刻蚀到下方的目标介质层。

LELE最大的工程痛点在于套刻精度(Overlay)。两次光刻之间的对准误差会直接导致相邻线条的间距不均匀,进而引发桥接或断路。在7nm节点,Metal 1的临界尺寸(CD)约为30nm,要求套刻误差必须控制在3nm以内,这对光刻机台的对准系统和工艺补偿算法提出了极高要求。

LELE 双重图形化流程 ① 第1次光刻 ② 第1次刻蚀 ③ 第2次光刻 ④ 第2次刻蚀 图形拆分与合并示意 第1次图形 第2次图形 最终合并图形

4.3 SADP(自对准双重图形化)在Fin层的应用

对于7nm节点的Fin(鳍片)层,由于间距要求更小(通常为42-48nm),LELE的套刻误差已无法满足要求。SADP利用侧墙(Spacer)的自对准特性,实现了无需高精度套刻的间距倍增。

工艺陷阱: SADP的最终图形CD由侧墙厚度决定,而非光刻分辨率。因此,侧墙沉积的原子层沉积(ALD)工艺必须精确控制到亚纳米级。任何侧墙厚度的不均匀都会直接转化为鳍片CD的波动,影响晶体管阈值电压(Vt)的均匀性。

SADP标准流程(以“芯轴-侧墙”法为例):

  • 步骤1(芯轴定义): 通过193i光刻定义出间距较宽的芯轴(Mandrel)图形。
  • 步骤2(侧墙沉积): 使用ALD在芯轴表面共形沉积一层均匀的侧墙材料(通常为SiO₂或SiN)。
  • 步骤3(侧墙刻蚀): 通过定向刻蚀(如RIE)去除水平表面的侧墙,仅保留芯轴侧壁上的垂直侧墙。
  • 步骤4(芯轴去除): 选择性刻蚀掉芯轴材料,留下独立的侧墙图形。此时图形密度翻倍。
  • 步骤5(图形转移): 将侧墙图形作为硬掩模,刻蚀下方的硅衬底形成Fin。
SADP 自对准双重图形化流程 ① 芯轴定义 ② 侧墙沉积 ③ 侧墙刻蚀 ④ 芯轴去除 截面结构变化(俯视示意) 芯轴 + 侧墙(绿色虚线) 最终侧墙图形(间距减半)

4.4 SAQP(自对准四重图形化)的极限应用

当工艺推进到7nm的最密集Fin pitch(约32nm)时,SADP已无法满足需求。SAQP通过两次侧墙工艺,将图形密度提升至光刻分辨率的4倍。其流程本质上是“在SADP的结果上再做一次SADP”。

SAQP的工程代价:

  • 步骤数激增: 相比SADP,SAQP需要额外的侧墙沉积、刻蚀和芯轴去除步骤,总工艺步骤数超过80步。
  • 缺陷放大效应: 第一次侧墙的线宽粗糙度(LWR)会通过第二次侧墙工艺被放大,导致最终Fin的线宽粗糙度难以控制。
  • 成本指数级上升: 据行业估算,SAQP相比单次193i曝光,晶圆制造成本增加约2.5-3倍。
业界实践: 台积电(TSMC)在7nm节点的Fin层采用了SAQP技术,而三星(Samsung)则更倾向于在7nm早期使用EUV进行单次曝光来规避SAQP的复杂度。这体现了两种不同的技术路线选择。

4.5 向EUV单次曝光的过渡策略

EUV光刻(13.5nm波长)的引入,使得原本需要LELE、SADP甚至SAQP的层次,理论上可以通过单次曝光完成。然而,过渡并非一蹴而就,需要解决以下整合要点:

过渡层次 原多重图形化方案 EUV单次曝光优势 过渡关键挑战
Metal 1 LELE 消除套刻误差,提升良率 EUV光刻胶灵敏度与线宽粗糙度(LWR)的权衡
Via(通孔) LELE 或 反向光刻(ILT) 单次曝光即可实现随机通孔图形 EUV掩模版缺陷控制(尤其是空白掩模版缺陷)
Fin(鳍片) SADP / SAQP 大幅简化工艺,降低缺陷率 EUV光源功率(需达到250W以上才能维持产能)

过渡策略的核心原则:

  1. 分阶段引入: 先在最简单的层次(如Via)引入EUV单次曝光,积累经验后再向Metal层和Fin层推广。
  2. 混合光刻(Hybrid Lithography): 在同一个芯片中,关键层使用EUV,非关键层继续使用193i+多重图形化,以平衡成本和产能。
  3. OPC(光学邻近效应校正)的重新校准: EUV的成像机制与193i不同,其OPC模型需要针对EUV的阴影效应和光刻胶特性进行重新开发。
从多重图形化到EUV单次曝光的过渡路线 时间 7nm 初期 SAQP + LELE 7nm 后期 EUV + SADP 混合 5nm 节点 EUV 单次曝光 关键整合要点 ① 光刻胶灵敏度与LWR的平衡 ② 掩模版缺陷检测 ③ OPC模型迁移 ④ 光源功率爬坡
过渡陷阱: 不要期望EUV能立即解决所有问题。在5nm节点初期,EUV的随机缺陷(Stochastic Defects)——如光刻胶中的“针孔”或“桥接”——仍然是良率的主要杀手。这需要光刻胶配方、工艺窗口和掩模版设计的联合优化。

4.6 本章小结:技术选择的工程经济学

在7nm节点,多重图形化技术是“不得已而为之”的工程妥协。LELE、SADP、SAQP的选择本质上是一个成本-良率-性能的三元优化问题:

  • LELE 适用于对套刻精度要求相对宽松的层次,成本适中。
  • SADP 是Fin层的主流方案,通过自对准特性规避了套刻难题,但对侧墙工艺的均匀性要求极高。
  • SAQP 是7nm节点的“极限武器”,工艺复杂度极高,仅在无法用其他方案实现时才使用。

向EUV单次曝光的过渡,不仅是光刻机的升级,更是整个工艺整合体系(包括光刻胶、掩模版、刻蚀、检测)的全面重构。理解这些技术的底层物理原理和工程约束,是掌握先进节点光刻整合的关键。