1. 光刻技术概述：光刻在半导体制造中的核心地位，7nm与5nm节点的技术演进背景
1.1 光刻：半导体制造的“光刻之眼”
光刻（Photolithography）是半导体制造中最关键的图形化工艺，其本质是将设计好的电路图案从掩模版（Mask）精确转移到晶圆表面的光刻胶（Photoresist）上。在摩尔定律的驱动下，晶体管尺寸不断微缩，光刻技术直接决定了芯片的临界尺寸（Critical Dimension, CD）、集成度与良率。
核心地位体现： 光刻工艺占芯片制造总成本的 30%~35%，且每代工艺节点的推进几乎都伴随着光刻系统的升级。没有光刻技术的突破，7nm/5nm 节点的量产将无从谈起。
1.2 7nm与5nm节点的技术演进背景
从 7nm 到 5nm 的演进，并非简单的尺寸线性缩小，而是光刻技术、器件结构与材料工程的系统性变革。下表梳理了关键节点的技术特征与演进驱动力：
| 技术维度 | 7nm 节点 | 5nm 节点 | 演进驱动力 |
|---|---|---|---|
| 光刻光源 | 193nm 浸没式 + 多重图形化（SAQP/LELE） | 极紫外（EUV, 13.5nm）单次曝光 | 减少工艺步骤，降低缺陷与成本 |
| 关键尺寸（CD） | ~36-40nm（金属间距） | ~28-32nm（金属间距） | 更高集成度，提升晶体管密度 |
| 晶体管结构 | FinFET（鳍高~42nm） | FinFET（鳍高~50nm）+ 应变工程优化 | 增强沟道控制，降低漏电 |
| 掩模层数 | ~60-70 层 | ~80-90 层（EUV 层数增加） | 更复杂的互连与电源网络 |
| 主要挑战 | 多重图形化对准误差、边缘放置误差（EPE） | EUV 光源功率、光刻胶灵敏度、掩模缺陷控制 | 物理极限逼近，工艺窗口收窄 |
1.3 光刻技术演进路线图（7nm → 5nm）
下图展示了从 7nm 到 5nm 节点，光刻技术从 193nm 浸没式多重图形化向 EUV 单次曝光过渡的核心路径：
1.4 光刻系统架构与关键模块
无论是 193nm 浸没式还是 EUV 光刻，其系统架构均包含以下核心模块。理解这些模块的演进，是掌握 7nm/5nm 整合要点的基础。
1.5 关键工艺指标对比
以下列表总结了 7nm 与 5nm 节点在光刻工艺中的关键量化指标差异，这些指标直接决定了整合方案的选取：
- 分辨率（Resolution）： 7nm 节点通过 SAQP 实现 ~36nm 金属间距；5nm 节点借助 EUV 单次曝光实现 ~28nm 间距，分辨率提升约 22%。
- 套刻精度（Overlay）： 7nm 节点要求 ≤ 3.5nm；5nm 节点收紧至 ≤ 2.5nm，对对准系统与掩模台稳定性提出更高要求。
- 边缘放置误差（EPE）： 7nm 节点 EPE 预算约 4.5nm；5nm 节点压缩至 3.0nm，需通过工艺窗口优化与计算光刻补偿。
- 光刻胶灵敏度： EUV 光刻胶灵敏度需达到 20-30 mJ/cm²，远高于 193nm 光刻胶的 40-60 mJ/cm²，以平衡产率与线宽粗糙度（LWR）。
整合要点提示： 在 7nm 向 5nm 过渡时，光刻工程师需重点关注 EUV 掩模缺陷的可修复性、光源功率稳定性（≥250W 以实现高产率）以及光刻胶的 LWR 与灵敏度权衡。这些是工艺整合中最容易产生瓶颈的环节。